Патенты автора Макарова Алена Васильевна (RU)
Изобретение относится к вычислительной технике и, в частности к непозиционным компьютерам. Технический результат заключается в обеспечении коррекции ошибок в кодовой комбинации ПСКВ на основе выполнения операции расширения оснований. Технический результат достигается за счет введения блока регистров, состоящих из n+2 регистров, предназначенных для хранения остатков, где n - количество информационных оснований ПСКВ, n+1 и n+2 - контрольные основания ПСКВ, блока вычисления второго контрольного остатка, структура которого соответствует структуре прототипа, двух сумматоров вычисления синдрома ошибки, блока памяти, предназначенного для хранения вектора ошибки, n+2 корректирующих сумматоров, с помощью которых происходит исправление ошибки по модулю два. 1 ил.
Многовходовой сумматор по модулю два // 2614370
Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также устройствах для формирования элементов конечных полей GF(2ν). Технический результат заключается в снижении схемных затрат, необходимых на реализацию многовходового сумматора по модулю два. Технический результат достигается за счет использования новой функции активации в скрытом слое, применения синаптических весов ωi,j, равных единице, что позволяет исключить из структуры формального нейрона умножители синатических весов, а также исключения из структуры нейрона выходного слоя блока, реализующего вычисления функции активации. 1 ил.
УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОЭФФИЦИЕНТОВ ОБОБЩЕННОЙ ПОЛИАДИЧЕСКОЙ СИСТЕМЫ С КОРРЕКЦИЕЙ ОШИБОК // 2584495
Изобретение относится к вычислительной технике, в частности к модулярным нейрокомпьютерным средствам, и предназначено для вычисления коэффициентов обобщенной полиадической системы (ОПС), представленных в полях Галуа GF(2v). Техническим результатом является обеспечение возможности исправления ошибок в коэффициентах ОПС, которые были получены из кодовой комбинации, представленной в полиномиальной системе классов вычетов (ПСКВ). Устройство содержит двухслойную нейронную сеть, каждый слой которой содержит 15 нейронов, блок памяти и 7 корректирующих сумматоров по модулю два. 1 ил., 4 табл.
Изобретение относится к вычислительной технике и, в частности, к непозиционным компьютерным системам, и предназначено для обеспечения требуемой точности при вычислении с использованием модулярного кода. Техническим результатом является снижение аппаратных затрат на выполнение операции расширения оснований в полиномиальном модулярном коде. Устройство расширения оснований модулярного кода характеризуется тем, что вход устройства, на который подается модулярный полиномиальный код A(z)=(α1(z), α2(z), …, αn(z)), где αi(z) - остатки по основанию pi(z), i=1, …, n, используемому в полиномиальном модулярном коде, подключается к первым входам умножителей по модулю pi(z) первого блока умножителей соответственно, а вторые входы этих умножителей соединены с выходами первого блока памяти, выход 2.i-го умножителя по модулю pi(z), первого блока умножителей подсоединен к первому входу 4.i-го умножителя по модулю pn+1(z) второго блока умножителей, при этом второй вход умножителя по модулю pn+1(z) подключен к выходу второго блока памяти, выходы умножителей второго блока умножителей подсоединены к входам сумматора по модулю два, выход которого является выходом устройства. 1 ил.
Изобретение относится к области вычислительной техники и может быть использовано для обнаружения и коррекции ошибок при передаче информации. Техническим результатом является обеспечение возможности исправлять двухкратные ошибки в комбинациях модулярного кода. Устройство для коррекции ошибок в полиномиальной системе классов вычетов содержит регистр, вход которого является входом устройства, модуль вычисления синдрома, содержащий первый и второй блоки вычисления синдрома, первый блок памяти, сумматор выход которого является выходом устройства, причем выход первого и второго блоков вычисления синдрома подсоединены к соответствующим входам первого блока памяти, выход которого соединен со вторым входом сумматора, третий и четвертый вход которого подключены ко второму и третьему выходам регистра, кроме того, третий и четвертый выходы регистра соединены соответственно со вторыми входами первого и второго блока вычисления синдрома, входящих в состав модуля вычисления синдрома, отличающееся тем, что в него введены блок управления, второй блок памяти и блок устранения коллизии, первый вход последнего подключен к первому выходу регистра, второй вход этого блока соединен с выходом блока управления, третий вход блока устранения коллизии подключен к выходу второго блока памяти, выход блока устранения коллизии подключен к первому входу первого и второго блока вычисления синдрома, а также к первому входу сумматора, выходы первого и второго блоков вычисления синдрома ошибки соединены с соответствующими входами блока управления и второго сумматора. 1 з.п. ф-лы, 2 ил., 2 табл.
