Патенты автора Новиков Григорий Григорьевич (RU)

Изобретение относится к области вычислительной техники. Технический результат заключается в детектировании IК-разрядных групп во входном N-разрядном двоичном числе, соответствующие IК разрядному заданному шаблону групп IS, который содержит заданную последовательность единичных и нулевых бит. Устройство содержит внешний вход данных ID, группу внешних входов шаблона IS, содержащую К разрядов, группу внешних входов IK задания разрядности входного шаблона IS, содержащую m разрядов, группу внешних выходов данных QB, группу внешних выходов количества шаблонов QS, а также содержит RS-триггер пуска-останова TSS 1, первый счетчик бит СТВ 2, выходной буфер ОВ 3, второй вычитающий счетчик разрядов шаблона СТК 4, элемент И 5, регистр сдвига входных данных RD 6, дешифратор DC 7, группу из (К-1) элементов ИЛИ 81, 82, 8(К-1), первую группу из К элементов И, вторую группу из К элементов И, компаратор СОМР 11 и третий счетчик количества шаблонов CTS 12, а также введены внешние входы тактового сигнала IC, пуска устройства START, остановки устройства STOP и внутренние шина дешифрации разрядов BDC. 3 ил.

Изобретение относится к области вычислительной техники. Технический результат - возможность выявления единичных групп заданной размерности, определение количества групп и их расположение во входной последовательности данных. Указанный результат достигается за счет того, что устройство содержит внешний вход данных DI, группу внешних выходов данных QB, группу внешних выходов количества групп QG, первый RS-триггер пуска-останова TSS 1, первый счетчик бит СТВ 2, регистр номера первого бита группы RGB 3, первый элемент И 4, первый элемент ИЛИ 5 с одним инверсным входом, второй триггер единичных бит TR1 6, второй элемент И 7 с одним инверсным входом, второй счетчик единиц CTU 8, блок равенства нижней границе 9, блок равенства верхней границе 10, третий триггер нижней границы TRL 11, четвертый триггер верхней границы TRM 12, третий 13 и четвертый 14 элементы И с двумя инверсными входами, второй элемент ИЛИ 15, выходной буфер ОВ 16 и третий счетчик количества групп CTG 17, а также введены внешние входы асинхронной установки в нулевое состояние CLR, пуска устройства START, остановки устройства STOP и тактовый С, внешние входные шины нижней границы GL и верхней границы GM диапазона единичных бит, внешняя шина управления обменом ЕО, внешние флаг «Буфер заполнен» FF и флаг «Буфер пуст» FZ. 4 ил.

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является обеспечение возможности определения количества единичных бит в заданном диапазоне между нижней и верхней границами и количества единичных бит вне диапазона. Раскрыт двухпороговый компаратор диапазона двоичных бит, содержащий N-разрядную входную шину D, входную шину нижнего порога (границы) GL и входную шину верхнего порога (границы) GM, содержащие по М разрядов, где M=]log2(N+1)[ (большее целое), выходную шину QL количества единичных бит до нижней границы, выходную шину QC количества единичных бит внутри диапазона и выходную шину QM количества единичных бит выше верхней границы, содержащие также по М разрядов, флаг FL единичных бит до нижней границы, флаг FC единичных бит внутри диапазона, флаг FM единичных бит выше верхней границы, а также внутреннюю шину UL младших упорядоченных единиц, внутреннюю шину UC упорядоченных единиц внутри диапазона, внутреннюю шину UM старших упорядоченных единиц, содержащие по М разрядов, дешифратор нижней границы 1, дешифратор верхней границы 2, первую группу 31, 32, …, 3N-1 и вторую группу 41, 42, …, 4N-1, каждая из которых содержит (N-1) элементов ИЛИ, группу 51, 52, …, 5N из N элементов ИЛИ-НЕ, первую группу 61, 62, …, 6N, вторую группу 71, 72, …, 7N и третью группу 81, 82, …, 8N, каждая из которых содержит N элементов И, первый 91, второй 92 и третий 93 блоки счета единиц, а также первый 101, второй 102 и третий 103 элементы ИЛИ. 1 ил., 1 табл.

Изобретение относится к области вычислительной техники. Техническим результатом является обеспечение возможности выявления границ и размерности диапазона единичных бит для бинарной последовательности. Раскрыто устройство последовательного типа для детектирования границ диапазона единичных бит в бинарной последовательности, содержащее внешний вход DI данных N разрядной входной последовательности, выходную шину QUL номера младшего разряда, выходную шину QUM номера старшего разряда и выходную шину QUD диапазона, содержащие по М разрядов, где M=]log2(N+1)[ (большее целое), первый триггер пуска-останова TSS 1 и второй триггер единичных бит TU 2, первый элемент И 3, второй элемент И 4 с одним инверсным входом и элемент ИЛИ 5, первый счетчик бит СТВ 6 и второй счетчик диапазона CTD 7, первый регистр 8 номера старшего разряда, второй регистр 9 номера младшего разряда и третий регистр 10 диапазона, а также внешние входы асинхронной установки в нулевое состояние CLR, пуска устройства START, остановки устройства STOP и тактовый вход С. 2 ил.

Изобретение относится к области вычислительной техники и предназначено для использования в системах обработки информации, а также в блоках сжатия и распаковки данных без потерь в системах для рационального использования устройств хранения и передачи данных, обработки данных физических экспериментов. Техническим результатом является сокращение разрядности входных данных и простота реализации с одновременным повышением информационной вместимости без потерь информации за счет сокращения необходимого объема памяти для хранения последовательности групп входных данных двоичных символов и соответствующих масок символов. Устройство содержит входной регистр данных RD, многовыходной блок приоритета FU, группу из N коммутаторов данных по k разрядов, группу из N регистров по k разрядов с синхронным входом R установки в нулевое состояние, выходной буфер BQ, элемент ИЛИ-НЕ, N групп по k элементов 2И, регистр общей маски RM1, D-триггер с синхронным входом R установки в нулевое состояние, коммутатор маски КМ, регистр текущей маски RM2. 5 ил.

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении возможности выявления максимальных групп единичных и нулевых бит и определения количества бит в максимальных группах, номеров групп и начала групп в бинарной последовательности. Устройство содержит внешний вход данных DI, группу внешних выходов данных QO, группу внешних выходов количества групп QG, группу внешних выходов количества нулей QZ, группу внешних выходов количества единиц QU, группу внешних выходов «разность единиц и нулей» QZU, группы внешних выходов количества единиц в максимальной группе MU, количества нулей в максимальной группе MZ, номера группы максимальной группы единиц NGMU, номера группы максимальной группы нулей NGMZ, номера начала максимальной группы единичных бит NMU и номера начала максимальной группы нулевых бит NMZ, первый RS-триггер пуска-останова TSS 1, блок детектора единиц и нулей 2, третий D-триггер разрешения счета групп ТСЕ 7, третий элемент И 8, первый сумматор SMG 9, второй счетчик бит СВ 10, выходной буфер ОВ 11, четвертый 12, пятый 13 и шестой 14 элементы И, третий счетчик нулей CZ 15, четвертый счетчик единиц CU 16, пятый реверсивный счетчик нулей-единиц CZU 17 и блок преобразователя кода разности 18, первый счетчик CNB 22, первый регистр RNM 23, второй сумматор SNM 24, второй 25, третий 26, четвертый 27, пятый 28, шестой 29, седьмой 32 и восьмой 35 регистры, первый компаратор 30 сравнения количества единичных бит, седьмой элемент И 31, второй компаратор 33 сравнения количества нулевых бит, восьмой элемент И с одним инверсным входом 34, а также введены внешние флаги готовности результата FE, «Буфер заполнен» FF, «Буфер пуст» FZ и флаг «нулей больше единиц» F01. 4 ил.

Изобретение относится к области вычислительной техники и предназначено для использования в системах обработки информации. Технический результат - расширение арсенала средств того же назначения. Указанный результат достигается за счет того, что устройство содержит N входных символов D1, D2,..., DN по k разрядов, соединенных с входным регистром данных 1, первую группу из N элементов ИЛИ 21, 22, …, 2N, первую группу из N элементов И 31, 32, …, 3N, многовыходной блок приоритета 4, элемент ИЛИ-НЕ 8, синхронный D-тригтер 9, (N-W) разрядный регистр 10, блок коммутаторов данных 11, выходной буфер 12, а также введены внешний вход С синхронизации 15, внешний вход CLR асинхронной установки в нулевое состояние 14, внешние выходы Q устройства 16, а также внутреннюю шину данных DD из N символов по k разрядов, группу из W внутренних шин указателей старших символов U1, U2, …, UW, внутреннюю N разрядную шину маски символов М и внутреннюю N разрядную шину BR, причем в блок коммутатора данных введены W коммутаторов 111, 112, …, 11w, а в многовыходной блок приоритета введены W каскадов 41, 42, …, 4w, причем каждый i-й каскад 4i (i=1, 2, …, W, где W - количество выходных символов), содержит группу из (N-1-i) элементов ИЛИ 5i1, 5i2, …, 5i(N-i-1), группу из (N-i) элементов запрета И с одним инверсным входом 6i1, 6i2, …, 6i(N-i) и группу из (N-i) элементов И 7i1, 7i2, …, 7i(N-i). 3 ил.

Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики и функциональных узлов систем управления, для анализа свойств генераторов псевдослучайных последовательностей двоичных чисел, а также для обработки результатов физических экспериментов. Техническим результатом является обеспечение возможности выявления групп единичных и нулевых бит в двоичных числах, а также простое увеличение разрядности входной информации при сокращении аппаратных затрат. Устройство содержит N разрядов входного двоичного числа которые разделены на N/2 групп по два разряда в группе, Z ступеней блоков элементов, где Z=]log2N[ (] [ - большее целое), и модуль формирования флагов устройства, причем первая ступень содержит N/2 блоков элементов первого типа, а каждая i-ая ступень, начиная со второй ступени до Z-й ступени, содержит по N/2i блоков элементов второго типа. 3 ил., 5 табл.

Изобретение относится к области вычислительной техники и предназначено для использования в системах обработки информации. Технический результат заключается в повышении эффективности упаковки данных за счет сокращения необходимого объема памяти для хранения последовательности групп входных данных двоичных символов. Устройство содержит N входных символов ID1, ID2, …, IDN по k разрядов, соединенных с входным регистром данных 2, формирователь маски 3, содержащий группу из N элементов ИЛИ, коммутатор маски 4, регистр маски 5, многовыходной блок приоритета 6, содержащий w каскадов, блок коммутаторов данных 7, содержащий w коммутаторов 71, 72, …, 7W, коммутатор маски-данных 8, выходной буфер 9, элемент ИЛИ-НЕ 10, синхронный D-триггер 11, внешний вход С синхронизации 12, внешний вход R синхронной установки в нулевое состояние 13, внешние выходы Q устройства 14, содержащие w символов по k разрядов, а также внутреннюю шину данных DD из N символов по k разрядов, внутреннюю N разрядную шину маски символов М, группу из w внутренних шин указателей старших символов U1, U2, …, Uw (где w - количество выходных символов), внутреннюю шину остаточной маски MS и флаг нулевых символов (флаг нуля) FZ. 4 ил.

Изобретение относится к области вычислительной техники и предназначено для использования в системах обработки информации, а также может быть применено в блоках сжатия и распаковки данных без потерь в системах для рационального использования устройств хранения и передачи данных, обработки данных физических экспериментов. Техническим результатом изобретения является повышение быстродействия за счет сокращения разрядности входных данных. Устройство содержит входной регистр данных 2, многовыходной блок приоритета 3, группу из N коммутаторов данных 41, 42, …, 4N, группу из N регистров 51, 52, …, 5N, выходной буфер 6, элемент ИЛИ-НЕ 7, N групп 81, 82, …, 8N по k элементов 2И, регистр маски 9, D-триггер 10, а также шину входных данных 1, внешний вход синхронизации 11, внешний вход синхронной установки нулевое состояние 12, внешние выходы 13, внутренние шину данных D, первую шину маски символов М, вторую шину маски символов QM, шину приоритета MS и w групп N разрядных указателей старшей единицы S1, S2, …, Sw. Причем шина входных данных 1 содержит группу входных разрядов данных ID, которые состоят из w символов по k разрядов, и группу входных N разрядов маски символов IM. 5 ил.

Изобретение относится к области вычислительной техники. Технический результат заключается в расширении функциональных возможностей. Устройство содержит N разрядов входного двоичного числа D1, D2, …, DN, которые разделены на L групп по М разрядов в группе (N=L*M), Z ступеней блоков элементов, где Z=]log2L[+1 (большее целое), причем первая ступень содержит L блоков элементов, 1L первого типа, а каждая i-я ступень содержит по L/2(i-1) блоков элементов 2ij второго типа, 1L первого типа первой ступени содержит (М-1) каскадов формирователей упорядоченных двоичных чисел, 3(M-1), которые объединены в пирамидальную структуру, причем каждый v-й каскад 3v (v=1, …, (М-1)) содержит группу из (M-v) элементов ИЛИ, 4(M-v), группу из (M-v) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, 5(M-v), элемент ИЛИ с одним инверсным входом, группу из (М-1) модулей счета младших упорядоченных единиц, 7(M-1), первую группу из М сумматоров, 8M, модуль счета единиц и второй многогрупповой сумматор, каждый блок элементов 2ij второго типа содержит третью группу из (М*2(i-2)+1) сумматоров И, четвертый сумматор, модуль сдвига групп, модуль формирования кода сдвига и кода общего количества групп. 3 табл., 3 ил.

Изобретение относится к области вычислительной техники и предназначено для использования в системах обработки информации. Технический результат – уменьшение времени передачи данных и повышение информационной вместимости без потерь информации. Устройство содержит: N входных символов D1, D2, …, DN по k разрядов, входной регистр данных, первую группу из N элементов ИЛИ, первую группу из N элементов И, многовыходной блок приоритета, элемент ИЛИ-НЕ, вторую группу из (N-1) элементов ИЛИ, группу из N синхронных D-триггеров, блок коммутаторов данных, выходной буфер, внешний вход С синхронизации, внешний вход CLR асинхронной установки в нулевое состояние, внешние выходы Q устройства, внутренняя шина данных DD из N символов по k разрядов, внутренняя N разрядная шина маски символов М, внутренняя N разрядная шина выходов триггеров Т и группа из W внутренних шин указателей старших символов U1, U2, …, UW, причем блок коммутатора данных содержит W коммутаторов, а многовыходной блок приоритета содержит W каскадов, причем каждый i-й каскад содержит группу из (N-1-i) элементов ИЛИ, группу из (N-i) элементов запрета И с одним инверсным входом и группу из (N-i) элементов И. 3 ил.

Изобретение относится к технологиям сетевой связи. Технический результат заключается в повышении скорости передачи данных. Арбитр приоритетов многоранговых запросов содержит N групп внешних входов запросов IZ1, IZ2, …, IZN, каждая из которых содержит М разрядов ранга приоритета (высший ранг приоритета имеет старший М-й разряд, старший приоритет имеет старшая группа IZN), первую группу из N внешних выходов указателей группы старшего приоритета U1, U2, …, UN, вторую группу из М внешних выходов указателей высшего ранга приоритета в группе OZ1, OZ2, …, OZM, группу из (N-2) элементов ИЛИ 41, 42, …, 4(N-2), первую группу из (N-1) элементов запрета И с одним инверсным входом 51, 52, …, 5(N-1), группу из М элементов ИЛИ-НЕ 61, 62, …, 6M, вторую группу из (М-1) элементов запрета И с одним инверсным входом 71, 72, …, 7(M-1), инвертор 8 и группу из N блоков каналов анализа приоритета 11, 12, …, 1N, каждый из которых содержит элемент ИЛИ 3 и группу из (М-1) элементов И 21, 22, …, 2(M-1), при этом каждый v-й элемент И 2v (v=1, 2, …, (М-1)) содержит (М-v+1) входов. 1 ил.

Изобретение относится к арбитражу в системах обработки информации при организации обмена данными между устройствами. Техническим результатом изобретения является расширение функциональных возможностей, в части формирования М групп указателей номера группы запросов в унитарном коде «1 из N» в порядке старшинства приоритетов и указателя ранга приоритета в группе. Многовыходной арбитр приоритетов содержит N групп внешних входов запросов IZ1, IZ2, …, IZN, каждая из которых содержит по М разрядов ранга приоритета, М первых групп U1i, U2i, …, UNi, каждая из которых содержит по N внешних выходов указателей номера группы старшего приоритета (i=1, 2, …, М), вторую группу из М внешних выходов указателей ранга приоритета в группе, группу из М первых блоков указателей старшей единицы, группу из N вторых блоков указателей старшей единицы 41, 42, …, 4N, третью группу из М элементов ИЛИ, при этом каждый i-й первый блок (i=1, 2, …, М) содержит первую группу из (N-2) элементов ИЛИ, первую группу из (N-1) элементов запрета И с одним инверсным входом, N входов и N выходов, а каждый j-й второй блок (j=1, 2, …, N) содержит вторую группу из (М-1) элементов запрета И с одним инверсным входом, вторую группу из (М-2) элементов ИЛИ, 2(М-1) входов и (М-1) выходов. 1 ил., 2 табл.

Изобретение относится к технологиям сетевой связи. Технический результат заключается в повышении скорости передачи данных. Арбитр приоритетов многоканальных запросов содержит N групп внешних входов запросов IZ1, IZ2, …, IZN, каждая из которых содержит М разрядов ранга приоритета (высший приоритет имеет старшая группа IZN, а старший ранг приоритета имеет старший М-й разряд), первую группу из N внешних выходов указателей группы высшего приоритета U1, U2, …, UN и вторую группу из М внешних выходов указателей старшего ранга приоритета в группе OZ1, OZ2, …, OZM, первую группу из N элементов ИЛИ 11, 12, …, 1N, первый блок указателя старшей единицы, содержащий вторую группу из (N-2) элементов ИЛИ 31, 32, …, 3(N-2) и первую группу из (N-1) элементов запрета И с одним инверсным входом 41, 42, …, 4(N-1), матрицу элементов И 5ij, состоящую из i строк по j элементов И в каждой строке (где i=1, 2, …, N, j=1, 2, …, М), третью группу из М элементов ИЛИ 61, 62, …, 6M и второй блок указателя старшей единицы 7, содержащий четвертую группу из (М-2) элементов ИЛИ 81, 82, …, 8(M-2) и вторую группу из (М-1) элементов запрета И с одним инверсным входом 91, 92, …, 9(M-1). 1 ил.

Изобретение относится к области вычислительной техники. Технический результат: расширение функциональных возможностей в части возможности определения старших единичных или нулевых разрядов для двоичных чисел со знаком, а также простое увеличение разрядности входной информации. Результат достигается за счет того, что устройство содержит буферы с тремя состояниями с прямым 5 и инверсным 4 входами разрешения, n разрядов входного двоичного числа D1, D2, …, Dn, знак входного числа Sign, n разрядов внутренней шины X1, Х2, …, Xn, (k+1) разрядов (k=[log2n] меньшее целое) выходного двоичного кода В0, В1, …, Bk, входной блок 1, выходной блок 3, первый элемент И 8 и второй элемент И 9, причем буферы с тремя состояниями объединены в пирамидальную структуру, состоящую из (m-1) ступеней (m=]log2n[ большее целое), и в выходной блок 3, содержащий k буферов с тремя состояниями с инверсным входом разрешения 4 и k буферов с тремя состояниями с прямым входом разрешения 5, при этом каждая i-я ступень 2i (i=1, …, (m-1)) содержит (2i-1) буферов с тремя состояниями с инверсным входом, в каждую i-ю ступень 2i введены логические элементы И 7, а входной блок 1 содержит n буферов с тремя состояниями с инверсным входом разрешения 4 и n буферов с тремя состояниями с прямым входом разрешения и инверсным информационным входом 6. 2 ил., 1 табл.

Изобретение относится к области цифровой вычислительной техники и может быть использовано в устройствах цифровой автоматики. Техническим результатом является увеличение быстродействия, уменьшение аппаратных затрат в декадах двоично-десятичных счетчиков и повышение надежности за счет упрощения конструкции устройства. Он достигается тем, что каждая десятичная цифра представляется четырьмя двоичными кодами, счет выполняют за счет занесения в младший разряд кода «1» или «0» и сдвигом на один разряд между первым-четвертым разрядами в сторону старших разрядов. Каждый десятичный разряд устройства содержит три логических элемента И-НЕ, логический элемент И, вход СИ счетных импульсов, вход CLR установки устройства в нуль, вход СЕ разрешения работы от предыдущей младшей тетрады счетчика, выход сигнала CR разрешения работы в старшую тетраду и четыре двоичных разряда, при этом каждый двоичный разряд содержит один RS-триггер, выполненный на основе двух логических элементов И-НЕ, и четыре логических элемента И-НЕ, тактовый вход ТИ и вход установки в нуль. 2 н.п. ф-лы, 1 ил., 1 табл.

Изобретение относится к области вычислительной техники и используется, в частности, для арбитража в системах обработки информации при организации передачи данных между устройствами. Технический результат - расширение функциональных возможностей в части формирования K указателей старших единиц в порядке старшинства приоритетов. Многовыходной указатель старшей единицы содержит группу из N внешних входов запроса Z1, Z2, …, ZN (высший приоритет имеет вход ZN), K каскадов (K - количество формируемых указателей старших единиц) и K групп внешних выходов U указателей старшей единицы, при этом каждый i-й каскад (i=1, 2, …, K) содержит группу из (N-i-1) элементов ИЛИ 1i1, 1i2, …, 1i(N-i-1) и группу из (N-i) элементов запрета И с одним инверсным входом 2i1, 2i2, …, 2i(N-i), а также группу из (N+1-i) входов запроса в i-й каскад Ai1, Ai2, …, Ai(N+1-i) и группу из (N+1-i) внешних выходов указателей старшей единицы i-го ранга Ui1, Ui2, …, Ui(N+1-i) (1-й ранг имеет высший приоритет), каждый из первых (K-1) каскадов, кроме последнего K-го каскада содержит также группу из (N-i) элементов И 3i1, 3i2, …, 3i(N-i) и группу из (N-i) выходов запроса Si1, Si2, …, Si(N-i) в следующий (i+1)-й каскад. 1 ил.

 


© Патентный поиск, поиск патентов на изобретения - FindPatent.RU 2012-2024
Политика конфиденциальности
Наверх