Патенты автора Андреев Дмитрий Васильевич (RU)

Настоящее техническое решение относится к области вычислительной техники. Технический результат заключается в упрощении устройства за счет уменьшения количества типов используемых логических элементов при сохранении функциональных возможностей прототипа. Технический результат достигается за счёт того, что устройство сравнения двоичных чисел содержит ИСКЛЮЧАЮЩЕЕ ИЛИ 11,…,18, элементы ИЛИ 21,…,24 и элементы И 31,…,34. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство логической обработки многозначных данных. Техническим результатом является расширение функциональных возможностей за счет обеспечения селекции большего из n-разрядных двоичных чисел, задаваемых двоичными сигналами. Устройство содержит элементов И-НЕ (, ) и элементов НЕ (). Все элементы сгруппированы в n групп так, что k-я и n-я группы содержат соответственно элементов И-НЕ, элемент НЕ и элементов И-НЕ. 1 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано при построении средств автоматики, функциональных узлов систем управления. Техническим результатом изобретения является повышение быстродействия мажоритарного модуля. Технический результат заявленного решения достигается тем, что в нем предусмотрены десять элементов 2И и десять элементов 2ИЛИ, а также наличием определенных связей между указанными элементами. 1 ил.

Изобретение относится к компаратору двоичных чисел. Технический результат заключается в возможности сравнения четырехразрядных двоичных чисел. Компаратор содержит соединенные между собой семь элементов исключающее ИЛИ (11,…,17), шесть элементов И (21,…,26) и четыре элемента ИЛИ-НЕ (31,…,34). 1 ил., 3 табл.

Изобретение относится к устройствам логической обработки многозначных данных. Технический результат заключается в обеспечении селекции меньшего из трех n-разрядных двоичных чисел, задаваемых двоичными сигналами. Технический результат достигается за счет того, что устройство содержит элементов ИЛИ-НЕ (111,…,110(n˗1), 11n,…,14n), соединенных по новой схеме, обеспечивающей обработку трех n-разрядных двоичных чисел. 1 ил., 1 табл.

Заявленное изобретение относится к области компараторов, а именно к компаратору двоичных чисел, предназначенному для формирования признаков отношений , , где A, B есть двухразрядные двоичные числа, задаваемые двоичными сигналами, и может быть использован в системах цифровой вычислительной техники как средство распознавания отношений порядка. Компаратор двоичных чисел содержит два элемента исключающее ИЛИ (11, 12), два элемента И (21, 22) и три элемента ИЛИ-НЕ (31, 32, 33). В результате достигнуто его упрощение за счет уменьшения количества типов используемых логических элементов при сохранении цены по Квайну схемы прототипа. 1 ил.

Изобретение относится к области вычислительной техники. Техническим результатом является расширение функциональных возможностей за счет обеспечения селекции меньшего из n-разрядных двоичных чисел, задаваемых двоичными сигналами. Устройство содержит элементов ИЛИ-НЕ и элементов НЕ За счет указанных элементов и новой схемы их соединения обеспечивается обработка n-разрядных двоичных чисел. В результате расширены функциональные возможности устройства селекции меньшего из двоичных чисел. 1 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения селекции большего из трех n-разрядных двоичных чисел, задаваемых двоичными сигналами, и однородный аппаратурный состав. Устройство селекции большего из двоичных чисел предназначено для обработки n-разрядных двоичных чисел, задаваемых двоичными сигналами, и может быть использовано в системах цифровой вычислительной техники как средство логической обработки многозначных данных. Устройство содержит элементов И-НЕ (111,…,110(n-1), 11n,…,14n). 1 ил., 1 табл.

Изобретение относится к элементам цифровой вычислительной техники. Технический результат заключается в уменьшение аппаратурных затрат и схемной глубины при сохранении функциональных возможностей. Технический результат достигается за счет того, что предлагается мажоритарный модуль, содержащий двадцать три элемента 2ИЛИ и двадцать три элемента 2И, при этом указанные элементы соединены между собой так, чтобы реализовать мажоритарную функцию 11 аргументов, уменьшив при этом схемную глубину до 8. 3 табл., 1 ил.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций. Технический результат достигается за счет того, что в заявленном решении предусмотрены двадцать семь мажоритарных элементов, а также особенностью их соединения. 1 ил., 4 табл.

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении формирования двоичного кода разности трех двухразрядных двоичных чисел, задаваемых двоичными сигналами, и бита, определяющего ее знак, и уменьшении аппаратурных затрат при сохранении функциональных возможностей. Двоичный вычитатель содержит четыре элемента: исключающее ИЛИ, элемент И, элемент ИЛИ и два мажоритарных элемента. 1 ил., 1 табл.

Изобретение относится к области вычислительной техники. Технический результат заключается в расширении функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций , , , , зависящих от семи аргументов – входных двоичных сигналов. Технический результат достигается за счет логического модуля, который содержит три элемента и (11, 12, 13), четыре элемента иЛИ (21,…,24) и семь мажоритарных элементов (31,…,37). 1 ил., 2 табл.

Изобретение относится к логическому преобразователю. Технический результат заключается в расширении функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций , , , , зависящих от n аргументов - входных двоичных сигналов, при . Логический преобразователь содержит соединенные между собой семь мажоритарных элементов (11,…,17), три элемента иЛИ (21, 22, 23) и четыре элемента И (31,…,34). 1 ил., 2 табл.

Изобретение относится к элементам цифровой вычислительной техники. Технический результат заключается в реализации мажоритарной функции 9 аргументов. Технический результат достигается за счет того, что в мажоритарный модуль, содержащий два элемента исключающее ИЛИ и четыре мажоритарных элемента, дополнительно введены третий, четвертый элементы исключающее ИЛИ, пятый мажоритарный элемент и элемент 4ИЛИ, элемент 4И, при этом все элементы соединены по новой схеме, обеспечивающей реализацию мажоритарной функции 9 аргументов. 1 ил., 2 табл.

Изобретение относиться к области вычислительной техники. Технический результат заключается в упрощении схемы устройства за счет уменьшения ее цены по Квайну при сохранении функциональных возможностей. Устройство селекции меньшего из двух двоичных чисел предназначено для обработки n-разрядных двоичных чисел, задаваемых двоичными сигналами, и может быть использовано в системах цифровой вычислительной техники как средство логической обработки многозначных операндов. Устройство содержит элементов И (111,…, 13(n–1), 11n), элементов ИЛИ (212,…, 24(n–1), 21n, 22n) и элементов НЕ (31,…, 3n–1). 1 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении формирования двоичного кода разности двух четырехразрядных двоичных чисел, задаваемых двоичными сигналами, и формирования бита, определяющего ее знак. Двоичный вычитатель содержит тринадцать элементов исключающее ИЛИ и десять элементов И. 1 ил., 1 табл.

Изобретение относится к области вычислительной техники. Технический результат заключается в упрощении схемы порогового модуля за счет уменьшения ее цены по Квайну при сохранении функциональных возможностей. Пороговый модуль предназначен для реализации пороговой функции с единичными весами аргументов и порогом три, зависящей от семи аргументов – входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как восстанавливающий орган. Пороговый модуль содержит семь элементов ИЛИ (11,…,17) и девять элементов И (21,…,29). 1 ил.

Изобретение относится к вычислительной технике. Технический результат - упрощение схемы мажоритарного модуля. Мажоритарный модуль, в котором первый, второй входы k-го () и первый вход m-го () элементов ИЛИ соединены соответственно с первым, вторым входами k-го и первым входом m-го элементов И, выходы k-х элементов И, ИЛИ и второй вход девятого элемента ИЛИ подключены соответственно к первым входам ()-х элементов ИЛИ, И и выходу четвертого элемента И, первые входы ()-х элементов И, ИЛИ и первый вход третьего элемента ИЛИ соединены соответственно с вторыми входами ()-х элементов ИЛИ, И и выходом девятого элемента ИЛИ, а первый, второй входы ()-го и первый вход m-го элементов ИЛИ подключены соответственно к ()-му, ()-му и ()-му входам мажоритарного модуля, второй, третий входы ()-го элемента И и второй, третий входы восьмого элемента ИЛИ соединены соответственно с выходами ()-го, m-го элементов ИЛИ и выходами седьмого, пятого элементов И, а второй вход ()-го, первый вход девятого элементов ИЛИ, второй вход и выход восьмого элемента И подключены соответственно к первому входу ()-го, выходу шестого элементов И, выходу восьмого элемента ИЛИ и выходу мажоритарного модуля, седьмой вход которого соединен с вторым входом третьего элемента И. 1 ил.

Изобретение относится к вычислительной технике. Технический результат – расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций , , , , зависящих от n аргументов - входных двоичных сигналов, при . Логический преобразователь содержит семь мажоритарных элементов (11,…,17) и четыре элемента исключающее или (21,…,24). За счет указанных элементов и новой схемы их соединения обеспечивается реализация любой из простых симметричных булевых функций , , , , зависящих от n аргументов - входных двоичных сигналов, при . 1 ил., 2 табл.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в упрощении схемы компаратора двоичных чисел за счет уменьшения цены по Квайну комбинационной части компаратора двоичных чисел при сохранении функциональных возможностей и логического операционного базиса. Компаратор двоичных чисел содержит элемент И и D-триггер, причем вход сброса, тактовый вход и вход данных D-триггера подключены соответственно к первому, второму управляющим входам и выходу компаратора двоичных чисел, первый информационный вход которого соединен с первым входом элемента И, три элемента ИЛИ-НЕ, первый, второй входы и выход первого элемента ИЛИ-НЕ подключены соответственно к первому, второму входам элемента И и второму входу второго элемента ИЛИ-НЕ, а второй вход и выход элемента И соединены соответственно с инвертирующим выходом D-триггера и вторым входом третьего элемента ИЛИ-НЕ, подключенного первым входом и выходом соответственно к выходу второго элемента ИЛИ-НЕ и выходу компаратора двоичных чисел, второй информационный вход которого соединен с первым входом второго элемента ИЛИ-НЕ. 2 ил., 1 табл.

Изобретение относится к области вычислительной техники и может быть использовано в ассоциативных процессорах, машинах баз данных и цифровых следящих системах для распознавания отношений , , , где , есть n-разрядные двоичные числа, задаваемые двоичными сигналами. Техническим результатом является упрощение устройства за счет обеспечения однородности логических элементов аппаратурного состава. Устройство содержит два элемента задержки и шесть элементов ИЛИ-НЕ. 1 ил., 1 табл.

Изобретение относится к области вычислительной техники и может быть использовано как средство преобразования кодов для реализации любой из простых симметричных булевых функций, зависящих от семи аргументов - входных двоичных сигналов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит шестнадцать мажоритарных элементов. 1 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении реализации любой из простых симметричных булевых функций. Логический преобразователь предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический преобразователь содержит восемь мажоритарных элементов (11, …, 18) и три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (21, 22, 23). За счет указанных элементов и новой схемы их соединения обеспечивается реализация любой из простых симметричных булевых функций τ1, τ(n-1)/2, τ(n+1)/2, τ(n+3)/2, τn, зависящих от n аргументов - входных двоичных сигналов, при n=7. 1 ил., 2 табл.

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа. Технический результат достигается за счет устройства сравнения двоичных чисел, предназначенного для распознавания отношений А>В, А=В, А<В, где А, В есть четырехразрядные двоичные числа, задаваемые двоичными сигналами, изобретение может быть использовано в системах цифровой вычислительной техники как средство компараторной обработки информации. Устройство содержит два элемента 2ИЛИ (11, 12), два элемента 2И (21, 22), четыре элемента НЕ (31,…, 34) и шесть мажоритарных элементов (41,…, 46). В результате достигнуто уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа. 1 ил., 2 табл.

Изобретение относится к умножителю по модулю три. Технический результат заключается в расширении функциональных возможностей устройства. Умножитель содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и три элемента И, причем первый, второй входы j-го и первый, второй входы третьего элементов И соединены соответственно с выходом j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходом третьего элемента И и выходами третьего, четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый, второй входы (j+2)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выход j-го элемента И соединены соответственно с (2×j-1)-м, (2×j)-м входами и j-м выходом умножителя по модулю три, отличающийся тем, что в него введен пятый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй и третий входы j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с вторым входом третьего, (3-j)-м входом четвертого и первым входом пятого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый, второй входы и выход пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с пятым, шестым входами умножителя по модулю три и третьим входом третьего элемента И. 1 ил.

Изобретение относится к области вычислительной техники и, в частности, может быть использовано при построении средств автоматики, функциональных узлов систем управления. Техническим результатом является обеспечение формирования двоичного кода целой части частного двух двухразрядных двоичных чисел, задаваемых двоичными сигналами. Технический результат заявляемого технического решения достигается тем, что в заявленном решении предусмотрен логический элемент, в который введены четыре логических элемента «Запрет» и элемент «ИЛИ», при этом инвертирующий и неинвертирующий входы первого элемента «Запрет» соединены соответственно с инвертирующими входами четвертого и второго элементов «Запрет», инвертирующий вход третьего и неинвертирующий вход четвертого элементов «Запрет» подключены соответственно к выходу второго и неинвертирующему входу третьего элементов «Запрет», а первый, второй входы и выход элемента «ИЛИ» соединены соответственно с выходами первого, третьего элементов «Запрет» и первым выходом устройства деления двоичных чисел, первый, третий, второй, четвертый входы и второй выход которого подключены соответственно к неинвертирующему, инвертирующему входам второго, инвертирующему, неинвертирующему входам и выходу четвертого элементов «Запрет». 1 ил.

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации операции (А-В)mod q при q-2 либо при q=3, где А, В (0≤A<q, 0≤B<q) есть (log2(2×q-2))-разрядные двоичные числа, задаваемые двоичными сигналами. Вычитатель по модулю q предназначен для обработки двоичных чисел, задаваемых двоичными сигналами, и может быть использован в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации. Вычитатель по модулю q содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (11, 12), два элемента И (21, 22), два элемента НЕ (31, 32) и два мажоритарных элемента (41, 42). За счет указанных элементов обеспечивается реализация операции (А-В) mod q при q=2 либо при q=3, где А, В (0≤A<q, 0≤B<q) есть (log2(2×q-2))-разрядные двоичные числа. 1 ил.

Изобретение относится к области вычислительной техники. Технический результат направлен на уменьшение аппаратных затрат при сохранении функциональных возможностей прототипа. Мажоритарный модуль, содержащий семнадцать элементов «2ИЛИ» и семнадцать элементов «2И», в котором первый, второй входы семнадцатого и первый, второй входы i-го элементов «2И» соединены соответственно с выходами тринадцатого, семнадцатого и первым, вторым входами i-го элементов «2ИЛИ», первый, второй входы k-го и первый, второй входы (k+6)-го элементов «2ИЛИ» подключены соответственно к выходам (k+2)-го, (k+4)-го элементов «2ИЛИ» и выходам (k+2)-го, (k+4)-го элементов «2И». 1 ил., 2 табл.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом изобретения является обеспечение реализации операций (А+В)mod3 и (AхB)mod3. Технический результат достигается тем, что в заявленном решении предусмотрено два элемента И, два элемента ИЛИ, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а также три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а также особенностью схемы их соединения. 1 ил.

Изобретение относится к логическому преобразователю. Технический результат заключается в снижении аппаратных затрат при сохранении функциональных возможностей и схемной глубины прототипа. Преобразователь предназначен для реализации любой из простых симметричных булевых функций τ0,5×n-1,5, τ0,5×n-0,5, τ0,5×n+1,5, τ0,5×n+2,5, зависящих от n аргументов - входных двоичных сигналов, при n=7, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический преобразователь содержит восемнадцать мажоритарных элементов (l1,…,l18), причем глубина его схемы равна 6. 1 ил.

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении реализации простых симметричных булевых функций, зависящих от 7 входных двоичных сигналов. Технический результат достигается за счет того, что логический модуль содержит три элемента И, два элемента ИЛИ и восемь мажоритарных элементов, причем i-й вход j-го мажоритарного элемента соединен с i-ми входами j-х элементов И, ИЛИ, вторые входы (i+3)-го, восьмого мажоритарных элементов и выход j-го элемента И подключены соответственно к выходам (i+2)-го, седьмого и второму входу (4×(j-1))-го мажоритарных элементов, выходы j-го, седьмого, восьмого мажоритарных элементов и j-й вход третьего элемента И соединены соответственно с третьими входами (11-4×j)-го, четвертого, шестого мажоритарных элементов и выходом j-го элемента ИЛИ, третьи входы пятого, восьмого и выход третьего мажоритарных элементов подключены соответственно к выходу третьего элемента И и первому входу восьмого мажоритарного элемента, а первые входы третьего, седьмого и первые входы четвертого, пятого мажоритарных элементов образуют соответственно первый и второй настроечные входы логического модуля, (i+3×(j-3))-й, седьмой информационные входы и выход которого соединены соответственно с i-м входом j-го, первым входом и выходом шестого мажоритарных элементов. 1 ил.

Настоящее техническое решение относится к области вычислительной техники для автоматики. Технический результат заключается в уменьшении аппаратурных затрат и схемной глубины при сохранении функциональных возможностей прототипа. Технический результат достигается за счёт мажоритарного модуля, который содержит восемнадцать элементов «2И» (11,…,118) и восемнадцать элементов «2ИЛИ» (21,…,218). 2 табл., 1 ил.

Изобретение предназначено для реализации мажоритарной функции семи аргументов - входных двоичных сигналов и может быть использовано в системах цифровой вычислительной техники как средство предварительной обработки информации. Техническим результатом является упрощение схемы мажоритарного модуля за счет уменьшения ее цены по Квайну и обеспечения однородности аппаратурного состава при сохранении функциональных возможностей прототипа. Устройство содержит семь мажоритарных элементов (11,…,17). 1 ил.

Изобретение относится к логическому модулю для реализации простых симметричных булевых функций. Технический результат заключается в расширении функциональных возможностей логического модуля. Логический модуль содержит шесть мажоритарных элементов и три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. За счет указанных элементов и новой схемы их соединения обеспечивается реализация любой из простых симметричных булевых функций τ2, τ0,5×(n+1), τn-1, зависящих от n аргументов - входных двоичных сигналов, при n=7. 1 ил., 2 табл.

Настоящее техническое решение относится к области вычислительной техники для автоматики. Технический результат заключается в уменьшении аппаратурных затрат и схемной глубины при сохранении функциональных возможностей прототипа. Технический результат достигается за счёт мажоритарного модуля, который содержит одиннадцать элементов «2И» (11,…,111) и одиннадцать элементов «2ИЛИ» (21,…,211). 1 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении реализации мажоритарной функции девяти аргументов. Мажоритарный модуль содержит четыре элемента 3И (11,…,14), четыре элемента 3ИЛИ (21,…,24) и пять мажоритарных элементов (31,…,35). 1 ил., 2 табл.

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении суммирования трех двухразрядных двоичных чисел при уменьшенном показателе схемной глубины. Технический результат достигается за счет того, что сумматор содержит шесть элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, два элемента И, два элемента ЗАПРЕТ и два мажоритарных элемента. 1 табл., 1 ил.

Изобретение относится к арифметическому устройству по модулю семь. Технический результат заключается в обеспечении возможности выполнения нескольких видов арифметических операций по модулю семь. Устройство содержит двенадцать элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем вторые входы четвертого, пятого, шестого и восьмого, девятого, десятого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами второго, третьего, пятого и четвертого, шестого, одиннадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый вход седьмого, второй вход k-го и выход (6+k)-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, (3+k)-м входом и k-м выходом арифметического устройства по модулю семь, при этом в него дополнительно введены два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и восемь элементов ЗАПРЕТ, первый, второй входы одиннадцатого и первый, второй входы i-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами пятого, третьего и неинвертирующим, инвертирующим входами i-го элементов ЗАПРЕТ, первый, второй входы седьмого и первый, второй входы восьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с инвертирующим, неинвертирующим входами седьмого и неинвертирующим, инвертирующим входами восьмого элементов ЗАПРЕТ, первые входы четвертого, пятого, шестого и восьмого, девятого, десятого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами первого, второго, четвертого и седьмого, восьмого, шестого элементов ЗАПРЕТ, а выход десятого, первый вход k-го, первый и второй входы (11+k)-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с вторым входом седьмого, выходом (11+k)-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, настроечным и k-м входами арифметического устройства по модулю семь. 1 ил.

Изобретение относится к мажоритарному модулю. Технический результат заключается в упрощении конструкции устройства. Устройство содержит десять элементов «2И» и десять элементов «2ИЛИ», причем первый, второй входы k-го и первый вход m-го элементов «2ИЛИ» соединены соответственно с первым, вторым входами k-го и первым входом m-го элементов «2И», а второй вход четвертого и первый, второй входы первого элементов «2И» подключены соответственно к выходу второго элемента «2И» и первому, второму входам мажоритарного модуля, отличающийся тем, что выходы первого, третьего элементов «2И» и выход k-го элемента «2ИЛИ» соединены соответственно с первыми входами шестого, восьмого элементов «2ИЛИ» и первым входом (k+5)-го элемента «2И», первые входы (k+2)-х элементов «2И», «2ИЛИ» и первый, второй входы третьего элемента «2ИЛИ» подключены соответственно к вторым входам (9-m)-х элементов «2ИЛИ», «2И» и выходам девятого, десятого элементов «2ИЛИ», второй вход (m+2)-го элемента «2И» и второй вход (k+5)-го, первый, второй входы (m+5)-го элементов «2ИЛИ» соединены соответственно с первым входом (9-m)-го элемента «2ИЛИ» и выходами (k+5)-го, (m+5)-го, m-го элементов «2И», а первый, второй входы (m+5)-го элемента «2И» и выход восьмого элемента «2ИЛИ» подключены соответственно к выходам (m+2)-го, m-го элементов «2ИЛИ» и выходу мажоритарного модуля, третий, (m+2)-й и четвертый, пятый входы которого соединены соответственно с вторыми входами шестого, (m+3)-го и первым, вторым входами второго элементов «2И». 1 ил.

Изобретение относится к области вычислительной техники и может быть использовано в цифровых компараторах, ассоциативных процессорах и машинах баз данных. Техническим результатом является расширение функциональных возможностей устройства за счет обеспечения распознавания отношений A>B, A=В, A<B. Устройство содержит n-1 элементов И, 2×n элементов ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ и n мажоритарных элементов. 1 ил.

Настоящее техническое решение относится к области вычислительной техники. Технический результат заключается в расширении функциональных возможностей, заключающихся в обеспечении реализации с помощью константной настройки любой из простых симметричных булевых функций τ1, τ2, τn-1, τn, зависящих от n аргументов - входных двоичных сигналов, при n = 7. Технический результат достигается за счёт логического преобразователя, который содержит одиннадцать мажоритарных элементов (l1, …, l11). 1 ил.

Настоящее техническое решение относится к области вычислительной техники. Технический результат заключается в расширении функциональных возможностей, заключающихся в обеспечения реализации пороговой функции с единичными весами аргументов и порогом n-3, зависящей от n аргументов – входных двоичных сигналов, при n=9. Технический результат достигается за счёт порогового модуля, который содержит элемент 2И 1, элемент 2ИЛИ 2, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 31, …, 34 и мажоритарные элементы 41, …, 45. 2 табл., 1 ил.

Изобретение относится к сумматору-умножителю по модулю три. Технический результат заключается в упрощении конструкции устройства. Устройство содержит три элемента И, шесть элементов ИЛИ и четыре элемента исключающее ИЛИ, причем первый, второй входы третьего элемента И соединены соответственно с выходами третьего, четвертого элементов ИЛИ, отличающееся тем, что в него введен седьмой элемент ИЛИ, j-й () вход третьего и первый вход четвертого элементов ИЛИ соединены соответственно с третьим входом j-го элемента ИЛИ, вторым входом j-го элемента исключающее ИЛИ и вторым входом первого элемента ИЛИ, второй вход четвертого и первый, второй входы (j+5)-го элементов ИЛИ соединены соответственно с первым входом j-го элемента исключающее ИЛИ, вторым входом второго элемента ИЛИ и выходом j-го элемента И, выходом (j+2)-го элемента исключающее ИЛИ, второй, третий входы j-го элемента И и первый, второй входы (j+2)-го элемента исключающее ИЛИ соединены соответственно с выходом j-го элемента исключающее ИЛИ, выходом третьего элемента И и выходами j-го, пятого элементов ИЛИ, а второй вход пятого, первый, второй входы (j+2)-го и выход (j+5)-го элементов ИЛИ соединены соответственно с выходом третьего элемента И, (2×j-1)-м, (2×j)-м входами и j-м выходом сумматора-умножителя по модулю три, настроечный вход которого соединен с первым входом пятого элемента ИЛИ и первыми входами j-х элементов ИЛИ, И. 1 ил., 1 табл.

Настоящее техническое решение относится к области вычислительной техники. Технический результат заключается в уменьшении аппаратурных затрат при сохранении функциональных возможностей прототипа. Технический результат достигается за счёт мажоритарного модуля, который содержит восемь элементов И (11,…,18) и десять элементов исключающее или (21,…,210). 1 ил.

Настоящее изобретение относится к области вычислительной техники. Технический результат заключается в упрощении схемы умножителя по модулю пять. Технический результат достигается за счёт умножителя по модулю пять, который содержит элементы И 11,…,19, элементы ИЛИ 21,…,26, элементы ЗАПРЕТ 31,…,35 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4. 1 ил., 1 табл.

Изобретение относится к вычислительной технике. Технический результат заключается в расширении функциональных возможностей параллельного счетчика единиц при сохранении глубины схемы прототипа. Параллельный счетчик единиц содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (11, …, 14) и четыре мажоритарных элемента (21, …, 24). За счет указанных элементов и новой схемы их соединения, глубина которой равна 3, обеспечивается определение количества единиц в семиразрядном двоичном числе, задаваемом семью входными двоичными сигналами. 1 ил.

Изобретение относится к параллельному счетчику. Технический результат заключается в упрощении схемы параллельного счетчика единиц. Счетчик содержит семь элементов исключающее ИЛИ и два элемента И, причем первый, второй входы i-го и выход j-го элементов исключающее ИЛИ соединены соответственно с первым, вторым входами i-го элемента И и вторым входом (j+1)-го элемента исключающее ИЛИ, а первый вход четвертого элемента исключающее ИЛИ соединен с пятым входом параллельного счетчика единиц, при этом в него дополнительно введены пять мажоритарных элементов, (j-2)-й вход k-го мажоритарного элемента, второй вход и выход первого элемента И соединены соответственно с (j-2)-м входом (k+2)-го, выходом седьмого и первым входом второго элементов исключающее ИЛИ, а выход (j-2)-го, выход (i+3)-го мажоритарных элементов и выходы шестого, i-го элементов исключающее ИЛИ соединены соответственно с (6-j)-м входом седьмого, i-м входом i-го элементов исключающее ИЛИ и первым, (i+1)-м выходами параллельного счетчика единиц, (j-2)-й, четвертый, шестой, седьмой, восьмой, девятый входы и четвертый выход которого соединены соответственно с (6-j)-м входом третьего, третьим входом четвертого, третьим, первым входами пятого, третьим, первым входами шестого элементов исключающее ИЛИ и выходом второго элемента И. 1 ил., 3 табл.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Технический результат - обеспечивается меньшее максимальное время задержки распространения сигнала в пороговом модуле, в результате повышено его быстродействие при сохранении функциональных возможностей и аппаратурного состава. Пороговый модуль предназначен для реализации пороговой функции с единичными весами аргументов и порогом n-2, зависящей от n аргументов - входных двоичных сигналов, при n=6, и может быть использован в системах цифровой вычислительной техники как восстанавливающий орган. Пороговый модуль содержит семь элементов ИЛИ (11, …, 17) и семь элементов И (21, …, 27). 1 ил.

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является обеспечение реализации простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, при n=7, и уменьшение относительного показателя схемной глубины. Раскрыт логический модуль, предназначенный для реализации простых симметричных булевых функций, содержащий два элемента И, два элемента ИЛИ и восемь мажоритарных элементов, причем второй вход первого, выход пятого и первый вход четвертого мажоритарных элементов соединены соответственно с вторым входом первого элемента ИЛИ, вторым входом шестого мажоритарного элемента и вторым настроечным входом логического модуля, пятый информационный и первый настроечный входы которого подключены соответственно к второму входу второго элемента И и первым входам третьего, седьмого мажоритарных элементов, при этом в него дополнительно введен третий элемент ИЛИ, первый и третий входы первого мажоритарного элемента соединены соответственно с первыми и третьими входами первых элементов И, ИЛИ, второй вход первого и i-й вход второго мажоритарных элементов подключены соответственно к второму входу первого элемента И и i-м входам вторых элементов И, ИЛИ, вторые входы четвертого, пятого, восьмого мажоритарных элементов и выход j-го элемента ИЛИ соединены соответственно с выходами третьего, четвертого, седьмого и вторым входом (4×j-1)-го мажоритарных элементов, выходы j-го, седьмого, восьмого мажоритарных элементов и j-й вход третьего элемента ИЛИ подключены соответственно к третьим входам (11-4×j)-го, четвертого, шестого мажоритарных элементов и выходу j-го элемента И, третьи входы пятого, восьмого и выход третьего мажоритарных элементов соединены соответственно с выходом третьего элемента ИЛИ и первым входом восьмого мажоритарного элемента, а i-й вход первого, первый, третий входы второго и первый вход пятого мажоритарных элементов подключены соответственно к i-му, четвертому, шестому информационным и второму настроечному входам логического модуля, седьмой информационный вход и выход которого соединены соответственно с первым входом и выходом шестого мажоритарного элемента. 1 ил.

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является обеспечение сложения трех трехразрядных двоичных чисел, задаваемых двоичными сигналами. Раскрыт двоичный сумматор, содержащий семь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и три элемента И, причем первый, второй входы r-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с r-м, (3+r)-м входами и первым выходом двоичного сумматора, при этом в него дополнительно введены четыре мажоритарных элемента, r-й вход i-го и первый, второй входы j-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с r-м входом i-го мажоритарного элемента и первым, вторым входами (j-4)-го элемента И, первый, второй входы k-го , первый, второй входы седьмого и первый, второй, третий входы четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами (k-4)-го мажоритарного элемента, (k-3)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первого элемента И, шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и третьего, второго элементов И, третьего мажоритарного элемента, а третий вход r-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выход четвертого мажоритарного элемента соединены соответственно с (6+r)-м входом и пятым выходом двоичного сумматора, второй, третий и четвертый выходы которого образованы соответственно выходами пятого, седьмого и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. 1 ил., 2 табл.

 


© Патентный поиск, поиск патентов на изобретения - FindPatent.RU 2012-2024
Политика конфиденциальности
Наверх