Патенты автора Тюрин Сергей Феофентович (RU)

Изобретение относится к вычислительной технике и может быть использовано для вычисления систем логических функций в самосинхронных схемах. Технический результат изобретения заключается в обеспечении возможности использования устройства в самосинхронных схемах, в которых необходима реализация фазы гашения помимо рабочей фазы. Технический результат достигается за счет введения двойственного блока дешифрации входного набора, входов инверсий переменных, 2n блоков двойственных конституент нуля, группы 2n элементов 2ИЛИ-НЕ, шины «Ноль вольт» и шины «+Vcc». 4 ил., 2 табл.

Изобретение относится к вычислительной технике и может быть использовано в самосинхронных схемах для вычисления систем логических функций большого числа переменных, представленных в дизъюнктивной нормальной форме (ДНФ). Технический результат изобретения заключается в обеспечении возможности индицирования завершения переходного процесса для использования устройства в самосинхронных схемах с парафазными переменными и нулевым спейсером при реализации систем логических функций, заданных в ДНФ. Технический результат достигается за счет программируемого логического устройства, содержащего группы k двойственных блоков конъюнкций, группы m двойственных блоков вычисления функций, группы k индикаторов вычисления конъюнкций и группы m индикаторов вычисления функций. 5 ил., 4 табл.

Изобретение относится к технологиям сетевой связи. Технический результат заключается в повышении точности передачи данных. Устройство содержит: два дублирующих передающих транзистора первой группы, первая группа транзисторов отключения настройки, вторая группа транзисторов отключения настройки, вторая группа входов настройки, второй выходной инвертор, второй выход устройства, причем второй выход устройства подключен в выходу второго выходного инвертора, вход которого подключен к стокам двух дублирующих передающих транзисторов первой группы, исток первого из них подключен к истоку второго передающего транзистора первой группы передающих транзисторов, исток второго из них подключен к истоку первого передающего транзистора первой группы передающих транзисторов, затвор первого дублирующего передающего транзистора первой группы подключен к затвору первого передающего транзистора первой группы передающих транзисторов, затвор второго дублирующего передающего транзистора первой группы подключен к затвору второго передающего транзистора первой группы передающих транзисторов, истоки транзисторов первой группы транзисторов отключения настройки подключены ко входам соответствующих из шестнадцати входов настройки. 2 ил., 3 табл.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении отказоустойчивых самосинхронных схем. Технический результат изобретения заключается в обеспечении возможности использования гистерезисного триггера в резервированных самосинхронных схемах, учитывающих возможность отказа в одном из каналов. Гистерезисный триггер содержит группу из 6 транзисторов p-проводимости и группу из 6 транзисторов n-проводимости и дополнительно 15 транзисторов p-проводимости и 15 транзисторов n-проводимости, а также связи между ними. 3 ил., 3 табл.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении отказо- и сбоеустойчивых радиационно-стойких самосинхронных схем. Технический результат изобретения заключается в реализации фазы гашения парафазных сигналов, поступающих с таких резервированных триггеров, выходы которых не могут принимать одинакового значения. Технический результат достигается за счет введения двух блоков транзисторов р-проводимости и двух блоков транзисторов n-проводимости, трех входов разрешения. 5 ил.

Изобретение относится к области автоматики и вычислительной техники. Технический результат - повышение надежности гистерезисного триггера, используемого в самосинхронных схемах для построения индикатора окончания в них переходных процессов за счет реализации отказо- и сбоеустойчивости; относительно отказов и сбоев транзисторов; относительно обрывов проводов входов-выходов; относительно отказов источника питания, а также за счет интегрированной отказо- и сбоеустойчивость относительно отказов и сбоев транзисторов, обрывов проводов входов-выходов и отказов источника питания. Поставленная цель достигается тем, что гистерезисный триггер содержит группы из транзисторов p-проводимости, группы из транзисторов n-проводимости, вход подключения шины «+» питания, вход подключения шины «Ноль вольт», резервный вход для подключения шины питания «+», резервный вход для подключения шины «Ноль вольт», три резервных входа для первого входа триггера и три резервных входа для второго входа триггера, три резервных выхода триггера. 4 н.п. ф-лы, 1 табл., 20 ил.

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых, радиационно-стойких программируемых логических интегральных схемах (ПЛИС) для вычисления логических функций. Техническим результатом является повышение отказоустойчивости. Устройство содержит группу n инверторов переменных, n групп, n - число входных переменных, основных передающих транзисторов по 2i, i=1, n транзисторов в группе, группу 2n инверторов настройки, выходной инвертор, 2n+1-1 подгрупп дополнительных передающих транзисторов для каждого основного четного и нечетного транзистора n групп передающих транзисторов, состоящих из трех транзисторов. В каждый инвертор из группы 2n инверторов настройки, группы n инверторов переменных, выходной инвертор введены три дополнительных транзистора n-МОП и три дополнительных транзистора p-МОП. 5 ил., 3 табл.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для вычисления логических функций в самосинхронных программируемых логических интегральных схемах. Технический результат изобретения заключается в обеспечении возможности индицирования завершения переходного процесса для использования устройства в самосинхронных схемах с парафазными переменными и нулевым спейсером. Устройство содержит блок вычисления логической функции, блок вычисления двойственной логической функции, элемент ИЛИ-НЕ, 2n входов инверсной настройки, n входов инверсий переменных, инверсный информационный выход, выход индикации, причем в блоки вычисления логической функции и двойственной логической функции введены группа 2n транзисторов инверсной проводимости, дополнительный инвертор, вход подключения шины «Ноль вольт». 2 ил, 2 табл.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении отказоустройчивых и сбоеустойчивых, радиационно стойких самосинхронных схем. Технический результат изобретения заключается в повышении отказоустойчивости при отказах транзисторов и блока питания. Технический результат достигается за счет введения шести блоков транзисторов p-проводимости - третьего, четвертого, пятого, шестого, седьмого и восьмого, шести блоков транзисторов n-проводимости - третьего, четвертого, пятого, шестого, седьмого и восьмого, второго входа подключения шины «+» питания и второго входа подключения шины «Ноль вольт». 7 ил.

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в программируемых логических интегральных схемах (ПЛИС). Техническим результатом является снижение времени проверки работоспособности. Устройство содержит группу n инверторов, n групп передающих транзисторов, группу 2n инверторов настройки, выходной инвертор, группу 2n транзисторов переменных, группу 2n транзисторов отключения настройки, инвертор управления группой транзисторов переменных, транзистор управления тестом. 4 ил., 9 табл.

Изобретение относится к вычислительной технике и может быть использовано для вычисления систем логических функций в программируемых логических интегральных схемах (ПЛИС). Техническим результатом является снижение аппаратурных затрат на реализацию систем логических функций большого числа переменных. Устройство содержит группу n инверторов, n групп передающих транзисторов, группу 2n инверторов, инвертор, 2n блоков конституент нуля, m блоков вычисления функций. 6 ил., 1 табл.

Изобретение относится к вычислительной технике. Технический результат заключается в повышении отказоустойчивости относительно необратимых отказов транзисторов. Ячейка статической оперативной памяти содержит группу из четырех транзисторов n-МОП, включающую первый, второй, третий, четвертый триггеры, группу из четырех транзисторов p-МОП, включающую первый, второй, третий, четвертый триггеры, первый и второй передающие транзисторы записи бита, первый и второй передающие транзисторы записи инверсии бита, вход напряжения питания, вход «Ноль вольт», вход значения бита, вход значения инверсии бита, вход записи, выход данных, причем дополнительно введены вторая группа из четырех транзисторов n-МОП, вторая группа из четырех транзисторов p-МОП, третий и четвертый передающие транзисторы записи бита, третий и четвертый передающие транзисторы записи инверсии бита, второй инверсный выход данных. 5 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в программируемых логических интегральных схемах (ПЛИС). Техническим результатом является повышение достоверности функционирования за счет контроля правильности вычисления заданной логической функции в процессе работы. Устройство содержит группу n инверторов переменных, n групп передающих транзисторов, n - число входных переменных, по 2i, i=1, n транзисторов в группе, группу 2n инверторов настройки, выходной инвертор, входы n переменных, 2n входов настройки, группу 2n транзисторов отключения настройки, дополнительные инверторы, транзисторы подключения альтернативной цепочки, группу из шести дополнительных передающих транзисторов, вход напряжения питания, вход «Ноль вольт», выход ошибки, выход устройства. 5 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано для вычисления систем логических функций в программируемых логических интегральных схемах (ПЛИС). Техническим результатом является снижение аппаратных затрат на реализацию систем логических функций большого количества переменных в дизъюнктивной нормальной форме (ДНФ). Устройство содержит первую группу D-триггеров количеством k2n, где n - количество переменных, k - количество вычисляемых конъюнкций, в каждой из k подгрупп 2n триггеров, k≤2n, вторую группу D-триггеров количеством km, где m - количество вычисляемых логических функций, группу k блоков конъюнкций, группу m блоков вычисления функций, счетчик, дешифратор. Блоки конъюнкций и вычисления функций выполнены на основе передающих МОП транзисторов, инверторов и монтажной логики. 3 ил., 7 табл.

Изобретение относится к вычислительной технике и может быть использовано для реализации цифровых схем высокой надежности. Технический результат заключается в повышении надежности элемента при отказах транзистора за счет обеспечения сохранения вида реализуемой логической функции при однократных константных отказах входов элемента или транзисторов. Устройство содержит 8 КМДП транзисторов проводимости n-типа (1-8) и 8 КМДП транзисторов проводимости p-типа (9-16), которые включены между шиной питания (17) и нулевой шиной (18), на затворы которых подаются входные сигналы (19-26). В итоге на выходах элемента (27-30) получаем базисную логическую функцию Z = ( X 1.1 ¯ ∨ X 2.1 ¯ ∨ X 1.2 ¯ ∨ X 2.2 ¯ ) ⋅ ( X 1.3 ¯ ∨ X 2.3 ¯ ∨ X 1.4 ¯ ∨ X 2.4 ¯ ) , которая при условии, что X1=X1.1=X1.2=X1.3=X1.4 и X2=X2.1=X2.2=X2.3=X2.4, реализует функцию 2И-НЕ с четырехкратной избыточностью, что близко к подходу «учетверенной логики» (логики с переплетением). Устройство сохраняет вид реализуемой им функции при однократных константных отказах входов либо транзисторов и может использоваться при появлении неисправностей, удовлетворяющих заданным моделям отказов без проведения дополнительных процедур реконфигурирования. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в отказоустойчивой аппаратуре. Техническим результатом является сокращение аппаратных затрат при реализации систем логических функций большого количества переменных. Устройство содержит группы D-триггеров, блоки вычисления функций, счетчик, дешифратор, блоки конъюнкций, блоки значений конъюнкций, при этом блоки вычисления функций, блоки конъюнкций, блоки значений конъюнкций реализованы на базе логических элементов 2·2НЕ-И-ИЛИ, реализующих функцию . 4 ил., 8 табл.

Изобретение относится к вычислительной технике и может быть использовано для реализации цифровых схем высокой надежности. Технический результат заключается в повышении надежности элемента при отказах транзистора за счет обеспечения сохранения вида реализуемой логической функции при однократных константных отказов входов элемента или транзисторов. Устройство содержит 8 КМДП - транзисторов проводимости n-типа и 8 КМДП - транзисторов проводимости p-типа, которые включены между шиной питания и нулевой шиной, на затворы которых подаются входные сигналы. На выходах элемента получают базисную в смысле теоремы Поста логическую функцию Z = X 1.1 ¯ X 2.1 ¯ X 1.2 ¯ X 2.2 ¯ ∨ X 1.3 ¯ X 2.3 ¯ X 1.4 ¯ X 2.4 ¯ , которая при условии, что X1=X1.1=X1.2=X1.3=X1.4 и X2=X2.1=X2.2=X2.3=X2.4 реализует функцию 2 ИЛИ-НЕ с четырехкратной избыточностью. 1 ил., 1 табл.

Изобретение относится к вычислительной технике, а именно к цифровым схемам, имеющим повышенные требования по надежности, в частности в авиационной и космической областях промышленности

Изобретение относится к вычислительной технике и может быть использовано для реализации цифровых схем высокой надежности

 


© Патентный поиск, поиск патентов на изобретения - FindPatent.RU 2012-2024
Политика конфиденциальности
Наверх