Патенты автора Ядыкин Игорь Михайлович (RU)

Изобретение относится к области вычислительной техники и предназначено для использования в системах обработки информации. Техническим результатом изобретения является расширение функциональных возможностей в части возможности восстановления сжатых данных и простота реализации. Устройство содержит входной регистр данных 2, многовыходной блок приоритета 3, группу из N коммутаторов данных 41, 42, …, 4N, группу из L регистров 51, 52, …, 5L, выходной буфер 6, элемент ИЛИ-НЕ 7, первый элемент ИЛИ 8, второй элемент ИЛИ 9, D-триггер 10, а также шину входных данных 1, внешние выходы 13, внешний вход синхронизации 11, внешний вход синхронной установки нулевое состояние 12, внутренние шину данных D, шину маски символов М и шину указателей групп символов U и w групп N разрядных указателей старшей единицы S1, S2, Sw. Причем входная шина данных 1 содержит входные разряды данных ID, которые состоят из w символов по k разрядов, входные N разрядов маски символов IM и входные L разрядов указателей групп символов IU (L - количество групп по w символов из k разрядов, причем N=L*w). 4 ил.

Изобретение относится к технологиям сетевой связи. Технический результат заключается в повышении скорости передачи данных. Арбитр приоритетов многоранговых запросов содержит N групп внешних входов запросов IZ1, IZ2, …, IZN, каждая из которых содержит М разрядов ранга приоритета (высший ранг приоритета имеет старший М-й разряд, старший приоритет имеет старшая группа IZN), первую группу из N внешних выходов указателей группы старшего приоритета U1, U2, …, UN, вторую группу из М внешних выходов указателей высшего ранга приоритета в группе OZ1, OZ2, …, OZM, группу из (N-2) элементов ИЛИ 41, 42, …, 4(N-2), первую группу из (N-1) элементов запрета И с одним инверсным входом 51, 52, …, 5(N-1), группу из М элементов ИЛИ-НЕ 61, 62, …, 6M, вторую группу из (М-1) элементов запрета И с одним инверсным входом 71, 72, …, 7(M-1), инвертор 8 и группу из N блоков каналов анализа приоритета 11, 12, …, 1N, каждый из которых содержит элемент ИЛИ 3 и группу из (М-1) элементов И 21, 22, …, 2(M-1), при этом каждый v-й элемент И 2v (v=1, 2, …, (М-1)) содержит (М-v+1) входов. 1 ил.

Изобретение относится к арбитражу в системах обработки информации при организации обмена данными между устройствами. Техническим результатом изобретения является расширение функциональных возможностей, в части формирования М групп указателей номера группы запросов в унитарном коде «1 из N» в порядке старшинства приоритетов и указателя ранга приоритета в группе. Многовыходной арбитр приоритетов содержит N групп внешних входов запросов IZ1, IZ2, …, IZN, каждая из которых содержит по М разрядов ранга приоритета, М первых групп U1i, U2i, …, UNi, каждая из которых содержит по N внешних выходов указателей номера группы старшего приоритета (i=1, 2, …, М), вторую группу из М внешних выходов указателей ранга приоритета в группе, группу из М первых блоков указателей старшей единицы, группу из N вторых блоков указателей старшей единицы 41, 42, …, 4N, третью группу из М элементов ИЛИ, при этом каждый i-й первый блок (i=1, 2, …, М) содержит первую группу из (N-2) элементов ИЛИ, первую группу из (N-1) элементов запрета И с одним инверсным входом, N входов и N выходов, а каждый j-й второй блок (j=1, 2, …, N) содержит вторую группу из (М-1) элементов запрета И с одним инверсным входом, вторую группу из (М-2) элементов ИЛИ, 2(М-1) входов и (М-1) выходов. 1 ил., 2 табл.

Изобретение относится к технологиям сетевой связи. Технический результат заключается в повышении скорости передачи данных. Арбитр приоритетов многоканальных запросов содержит N групп внешних входов запросов IZ1, IZ2, …, IZN, каждая из которых содержит М разрядов ранга приоритета (высший приоритет имеет старшая группа IZN, а старший ранг приоритета имеет старший М-й разряд), первую группу из N внешних выходов указателей группы высшего приоритета U1, U2, …, UN и вторую группу из М внешних выходов указателей старшего ранга приоритета в группе OZ1, OZ2, …, OZM, первую группу из N элементов ИЛИ 11, 12, …, 1N, первый блок указателя старшей единицы, содержащий вторую группу из (N-2) элементов ИЛИ 31, 32, …, 3(N-2) и первую группу из (N-1) элементов запрета И с одним инверсным входом 41, 42, …, 4(N-1), матрицу элементов И 5ij, состоящую из i строк по j элементов И в каждой строке (где i=1, 2, …, N, j=1, 2, …, М), третью группу из М элементов ИЛИ 61, 62, …, 6M и второй блок указателя старшей единицы 7, содержащий четвертую группу из (М-2) элементов ИЛИ 81, 82, …, 8(M-2) и вторую группу из (М-1) элементов запрета И с одним инверсным входом 91, 92, …, 9(M-1). 1 ил.

Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики и функциональных узлов систем управления, а также в устройствах обработки чисел с плавающей запятой при нормализации данных. Техническим результатом является уменьшение аппаратных затрат, увеличение быстродействия устройства, обеспечение возможности определения старших нулевых разрядов для двоичных чисел со знаком, а также упрощение увеличения разрядности входных данных. Устройство содержит (М + 1) каскадов блоков пирамидальной структуры, выходной блок, входной блок управляемой инверсии, группу элементов И, при этом в 1-м каскаде каждый блок содержит преобразователь в двухразрядный двоичный код, двухразрядный коммутатор, модуль проверки полубайтов, первый модуль указателя младшего нуля, двухразрядный двоичный шифратор, а каждый блок со второго по (М + 1)-го каскада содержит второй модуль указателя младшего нуля и двухразрядный двоичный шифратор. 2 ил., 4 табл.

Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики и функциональных узлов систем управления, а также в устройствах обработки чисел с плавающей запятой при нормализации данных. Техническим результатом является уменьшение аппаратных затрат, увеличение быстродействия устройства, обеспечение возможности определения старших нулевых разрядов для двоичных чисел со знаком, а также упрощение увеличения разрядности входных данных. Устройство содержит (М + 1) каскадов блоков пирамидальной структуры, выходной блок, входной блок управляемой инверсии, группу элементов И, при этом в 1-м каскаде каждый блок содержит преобразователь в двухразрядный двоичный код, двухразрядный коммутатор, модуль проверки полубайтов, первый модуль указателя младшего нуля, двухразрядный двоичный шифратор, а каждый блок со второго по (М + 1)-го каскада содержит второй модуль указателя младшего нуля и двухразрядный двоичный шифратор. 2 ил., 4 табл.

Изобретение относится к области вычислительной техники. Технический результат: расширение функциональных возможностей в части возможности определения старших единичных или нулевых разрядов для двоичных чисел со знаком, а также простое увеличение разрядности входной информации. Результат достигается за счет того, что устройство содержит буферы с тремя состояниями с прямым 5 и инверсным 4 входами разрешения, n разрядов входного двоичного числа D1, D2, …, Dn, знак входного числа Sign, n разрядов внутренней шины X1, Х2, …, Xn, (k+1) разрядов (k=[log2n] меньшее целое) выходного двоичного кода В0, В1, …, Bk, входной блок 1, выходной блок 3, первый элемент И 8 и второй элемент И 9, причем буферы с тремя состояниями объединены в пирамидальную структуру, состоящую из (m-1) ступеней (m=]log2n[ большее целое), и в выходной блок 3, содержащий k буферов с тремя состояниями с инверсным входом разрешения 4 и k буферов с тремя состояниями с прямым входом разрешения 5, при этом каждая i-я ступень 2i (i=1, …, (m-1)) содержит (2i-1) буферов с тремя состояниями с инверсным входом, в каждую i-ю ступень 2i введены логические элементы И 7, а входной блок 1 содержит n буферов с тремя состояниями с инверсным входом разрешения 4 и n буферов с тремя состояниями с прямым входом разрешения и инверсным информационным входом 6. 2 ил., 1 табл.

Изобретение относится к области сжатия и распаковки данных без потерь. Технический результат - простота реализации с одновременным уменьшением времени передачи данных, повышение информационной вместимости без потерь информации за счет сокращения необходимого объема памяти для хранения последовательности двоичных символов. Устройство для сжатия данных содержит N входных символов D1, D2, …, DN по k разрядов, соединенных с входным регистром данных 1, группу из L анализаторов символов 21, 22, …, 2L, каждый из которых содержит первую группу из w элементов ИЛИ 3, первую группу из w элементов И 4 и блок счета количества единиц 5 (L - количество групп по w символов из k разрядов, причем N=L*w), группу из (L-1) сумматоров 61, 62, …, 6L-1, группу из (L-1) схем сравнения 71, 72, …, 7L-1, группу из (L-1) D-триггеров 81, 82, …, 8L-1 с входом разрешения работы СЕ, асинхронным CLR и синхронным R входами установки в нулевое состояние, вторую группу из (L-1) элементов И 91, 92, …, 9L-1, третий элемент И 10, четвертый элемент И 11, второй элемент ИЛИ 12, многовыходной блок приоритета 13, блок коммутаторов данных 14, выходной буфер 15, внешние входы задания количества символов w в группе 16, внешний вход EN разрешения работы 17, внешний вход С синхронизации 18, внешний вход CLR установки в нулевое состояние 19, внешние выходы устройства Q 20, а также внутреннюю шину данных DD из N символов по k разрядов, внутреннюю N разрядную шину маски символов М, внутреннюю L разрядную шину указателей групп символов U. 4 ил., 1 табл.

Изобретение относится к области вычислительной техники, а именно к аппаратам линейного программирования. Технический результат - увеличение быстродействия заявленного устройства. Счетчик групповой структуры с переменным модулем содержит группу из N счетчиков 11, 12, …, 1N, первую группу из N схем сравнения 21, 22, …, 2N, группу из N-1 сумматоров 31, 32, …, 3N-1, вторую группу из N схем сравнения 41, 42, …, 4N, первую группу из N элементов ИЛИ 51, 52, …, 5N, вторую группу из N элементов ИЛИ 61, 62, …, 6N, дешифратор 7, мультиплексор 8, группу из N внешних входов задания модулей счета 91, 92, …, 9N, внешние входы задания суммарного модуля счета 10, внешние входы задания количества счетчиков 11, внешний вход синхронизации 12, внешний вход сброса 13, внешний вход разрешения работы 14, группу из N внешних выходов 151, 152, …, 15N, внешний выход переноса счетчика 16. 1 ил., 4 табл.

Изобретение относится к области вычислительной техники. Технический результат заключается в расширении функциональных возможностей в части формирования R групп указателей старших единиц в унитарном коде «1 из N» в порядке старшинства приоритетов. Устройство содержит: группу из N внешних входов запроса Z0, Z1, …, Z(N-1) (где высший приоритет имеет вход Z0), R групп внешних выходов U указателей старшей единицы в унитарном коде «1 из N» (где R≤N, причем 0-я группа имеет высший приоритет (ранг)), причем N внешних входов запроса разделены на К групп (где К= ]N/4[ - большее целое), введены К модулей групп l0, l1, …, 1(К-1), соединенные последовательно между собой шинами 20, 21, …, 2(К-2) переноса суммы, 0-й модуль групп 10 содержит первый полусумматор 3, второй одноразрядный сумматор 4 с входом переноса CI, первый 5, второй 6 и третий 7 дешифраторы, каждый i-й модуль групп 11, 12,..., 1(К-1) (где i=1, 2, …, К-1) содержит третий одноразрядный сумматор 8i с входом переноса CI, четвертый сумматор 9i без входа переноса, пятый сумматор 10i с входом переноса CI, шестой сумматор 11i без входа переноса и седьмой сумматор 12i с входом переноса CI, четвертый 13i, пятый 14i, шестой 15i и седьмой 16i дешифраторы, при этом все дешифраторы содержат группу адресных входов и вход разрешения Е. 3 ил., 1 табл.

Изобретение относится к области вычислительной техники и может быть использовано в процессорах обработки сигналов и процессорах общего назначения, устройствах кодирования и декодирования данных, устройствах криптографии. Технический результат - увеличение быстродействия, обеспечение возможности задания величины логических сдвигов в диапазоне от 0 до N разрядов и более N разрядов. Устройство сдвига содержит двунаправленную матрицу сдвига размерностью NxM, где M=log2N, из М каскадов элементов 2И-2И-2И-3ИЛИ и 2И-2И-2ИЛИ, блок модификации количества сдвигов, содержащий группу из (М-2) элементов ИЛИ, первую группу из (М-1) элементов И и группу из (М-1) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок управления направлением сдвига, содержащий вторую группу из (М-1) элементов И, группу из (М-1) элементов И с входом запрета, группу из (М-1) элементов НЕ и третью группу из (М-1) элементов И, блок формирования флага нулевого результата, содержащий первый, второй и третий элементы И с входом запрета, первый и второй элементы ИЛИ и элемент И-НЕ, четыре управляющих входа задания направления и вида сдвига. 1 ил., 3 табл.

Изобретение относится к области цифровой вычислительной техники и может быть использовано в устройствах цифровой автоматики. Техническим результатом является увеличение быстродействия, уменьшение аппаратных затрат в декадах двоично-десятичных счетчиков и повышение надежности за счет упрощения конструкции устройства. Он достигается тем, что каждая десятичная цифра представляется четырьмя двоичными кодами, счет выполняют за счет занесения в младший разряд кода «1» или «0» и сдвигом на один разряд между первым-четвертым разрядами в сторону старших разрядов. Каждый десятичный разряд устройства содержит три логических элемента И-НЕ, логический элемент И, вход СИ счетных импульсов, вход CLR установки устройства в нуль, вход СЕ разрешения работы от предыдущей младшей тетрады счетчика, выход сигнала CR разрешения работы в старшую тетраду и четыре двоичных разряда, при этом каждый двоичный разряд содержит один RS-триггер, выполненный на основе двух логических элементов И-НЕ, и четыре логических элемента И-НЕ, тактовый вход ТИ и вход установки в нуль. 2 н.п. ф-лы, 1 ил., 1 табл.

Изобретение относится к области вычислительной техники и используется, в частности, для арбитража в системах обработки информации при организации передачи данных между устройствами. Технический результат - расширение функциональных возможностей в части формирования K указателей старших единиц в порядке старшинства приоритетов. Многовыходной указатель старшей единицы содержит группу из N внешних входов запроса Z1, Z2, …, ZN (высший приоритет имеет вход ZN), K каскадов (K - количество формируемых указателей старших единиц) и K групп внешних выходов U указателей старшей единицы, при этом каждый i-й каскад (i=1, 2, …, K) содержит группу из (N-i-1) элементов ИЛИ 1i1, 1i2, …, 1i(N-i-1) и группу из (N-i) элементов запрета И с одним инверсным входом 2i1, 2i2, …, 2i(N-i), а также группу из (N+1-i) входов запроса в i-й каскад Ai1, Ai2, …, Ai(N+1-i) и группу из (N+1-i) внешних выходов указателей старшей единицы i-го ранга Ui1, Ui2, …, Ui(N+1-i) (1-й ранг имеет высший приоритет), каждый из первых (K-1) каскадов, кроме последнего K-го каскада содержит также группу из (N-i) элементов И 3i1, 3i2, …, 3i(N-i) и группу из (N-i) выходов запроса Si1, Si2, …, Si(N-i) в следующий (i+1)-й каскад. 1 ил.

Изобретение относится к области вычислительной техники и может быть использовано для арбитража в системах обработки информации при организации передачи данных от абонентов к устройству общего пользования. Техническим результатом изобретения является повышение надежности и быстродействия устройства путем совмещения обслуживания запроса и поиска следующих запросов. Устройство содержит N каналов 11, 12, …, 1N, N запросных входов 141, 142, …, 14N, N выходов ответа канала 161, 162, …, 16N, элемент И 11 устройства, синхронный RS-триггер 12, m разрядный буферный регистр 13, k разрядный информационный выход 17, выход запроса обмена устройства 18, вход окончания обмена 19, вход разрешения работы 20, тактовый вход 21, вход начальной установки 22, при этом каждый канал 11, 12, …, 1N содержит элемент ИЛИ 8, двухвходовые мультиплексоры по m разрядов 9, (m+1) разрядный регистр 10 и узел анализа приоритета 2, причем каждый узел анализа приоритета 2 содержит первый элемент НЕ 3, второй элемент НЕ 4, второй элемент И 5, элемент ИЛИ 6, первый элемент И 7, элемент ИЛИ 6. 3 ил.

Изобретение относится к области вычислительной техники и может быть использовано для арбитража в системах обработки информации при организации передачи данных от абонентов к устройству общего пользования. Техническим результатом изобретения является повышение надежности и быстродействия устройства путем совмещения обслуживания запроса и поиска следующих запросов. Устройство содержит N каналов 11, 12, …, 1N, N запросных входов 141, 142, …, 14N, N выходов ответа канала 161, 162, …, 16N, элемент И 11 устройства, синхронный RS-триггер 12, m разрядный буферный регистр 13, k разрядный информационный выход 17, выход запроса обмена устройства 18, вход окончания обмена 19, вход разрешения работы 20, тактовый вход 21, вход начальной установки 22, при этом каждый канал 11, 12, …, 1N содержит элемент ИЛИ 8, двухвходовые мультиплексоры по m разрядов 9, (m+1) разрядный регистр 10 и узел анализа приоритета 2, причем каждый узел анализа приоритета 2 содержит первый элемент НЕ 3, второй элемент НЕ 4, второй элемент И 5, элемент ИЛИ 6, первый элемент И 7, элемент ИЛИ 6. 3 ил.

Изобретение относится к вычислительной технике, предназначено для суммирования двоичных чисел и может быть использовано в системах передачи и обработки информации для цифровой обработки сигналов, при решении комбинаторных задач. Техническим результатом являются уменьшение аппаратных затрат и расширение функциональных возможностей за счет суммирования массивов данных и контроля общей суммы данных с заданным порогом. Устройство содержит древовидную структуру сумматоров, элемент ИЛИ и компаратор, причем информационные входы данных многовходового сумматора объединены в М групп n-разрядных внешних входов устройства, (М-1) n-разрядных сумматоров древовидной структуры объединены в к каскадов (k=]log2M[большее целое), первый каскад содержит [М/2] (целая часть) сумматоров, второй каскад содержит [М/4] сумматоров,…, i-й каскад содержит [М/2i] сумматоров (i=3, 4,…, k-1),…, k-й каскад содержит один сумматор, сигналы переносов сумматоров каскадов и выход компаратора, который сравнивает вычисленную сумму массива входных данных с заданным порогом, объединяются по ИЛИ и формируют выходной сигнал превышения порога. 1 ил.

Изобретение относится к вычислительной технике. Техническим результатом изобретения является повышение надежности устройства и увеличение быстродействия устройства. Устройство содержит генератор тактовых импульсов (ГТИ) 1, триггер разрешения 2, триггер готовности результата 3, группу счетчиков 41, 42, …, 4m, матрицу (m×n) триггеров 511, …, 5mn, матрицу (m×n) групп первых элементов И 611, …, 6mn, группу первых сумматоров 71, 72, …, 7n, группу первых регистров 81, 82, …, 8n, группу первых схем сравнения 91, 92, …, 9n, второй элемент И 10, второй сумматор 11, вторую схему сравнения 12, группу вторых регистров 131, 132, …, 13m, третий регистр 14, вход пуска 15, вход начальной установки устройства 16, группу первых выходов устройства 171, 172, …, 17m, второй выход устройства 18, третий выход устройства 19, группу четвертых регистров 201, 202, …, 20m, группу пятых регистров 211, 212, …, 21m, группу третьих схем сравнения 221, 222, …, 22m. 1 ил.

Изобретение относится к вычислительной технике, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является упрощение устройства за счет использования однотипных элементов, регулярной структуры и связей, упрощение увеличения разрядности входной информации. Устройство содержит буферы с тремя состояниями с прямым и инверсным входами разрешения, n разрядов входного двоичного числа, (k+1) разрядов выходного двоичного кода (k=[log2n] меньшее целое), причем буферы с тремя состояниями объединены в пирамидальную структуру, состоящую из (m-1) ступеней (m=]log2n[большее целое) и выходного блока, содержащего k буферов с тремя состояниями с инверсным входом разрешения и k буферов с тремя состояниями с прямым входом разрешения, при этом каждая i-я ступень (i=1,…, (m-1)) содержит 2i-1 буферов с тремя состояниями с инверсным входом разрешения и 2i-1 буферов с тремя состояниями с прямым входом разрешения. 2 ил., 1 табл.

Изобретение относится к автоматике и вычислительной технике. Техническим результатом является увеличение быстродействия и надежности устройства, уменьшение аппаратных затрат, расширение функциональных возможностей в части возможности задания допустимого количества исходных заготовок в каждом каскаде. Устройство для решения задач целочисленного линейного программирования содержит генератор тактовых импульсов 1, триггеры разрешения 2, готовности результата 3, группы из n счетчиков 41, 42, …, 4n (n - число возможных вариантов разрезания заготовок длиной L), n третьих регистров 51, 52, …, 5n, n третьих схем сравнения 61, 62, …, 6n, k шестых регистров 71, 72, …, 7k, k третьих сумматоров 81, 82, …, 8k, k четвертых схем сравнения 91, 92, …, 9k, k каскадов 101, 102, …, 10k (k - количество типов различных исходных заготовок), элемент И 11, группы из m*n первых регистров 1211, …, 12mn (m - общее число типов требуемых различных типов заготовок), m*n четвертых сумматоров 1311, …, 13mn, m*n седьмых регистров 1411, …, 14mn, m первых сумматоров 151, 152, …, 15m, m первых схем сравнения 161, 162, …, 16m, m вторых регистров 171, 172, …, 17m, m восьмых регистров 181, 182, …, 18m, n четвертых регистров 191, 192, …, 19n, n пятых сумматоров 201, 202, …, 20n, n девятых регистров 211, 212, …, 21n, второй сумматор 22, пятый регистр 23, вторую схему сравнения 24, входы пуска 25 и сброса 26 устройства, первый 27, вторые 281, 282, …, 28n, третьи 291, 292, …, 29n и четвертые 30 выходы устройства. 1 ил., 3 табл.

Изобретение относится к вычислительной технике и может быть использовано для моделирования задач о назначениях при распределении n исполнителей для выполнения n работ. Техническим результатом изобретения является повышение надежности устройства, уменьшение аппаратных затрат и увеличение быстродействия устройства. Устройство для решения задач о назначениях содержит генератор тактовых импульсов (ГТИ) 1, триггер разрешения 2, триггер готовности результата 3, группу из n счетчиков 41, 42, …, 4n, группу из n дешифраторов 51, 52, …, 5n, группу из n*n первых регистров 611, …, 6nn, группу из n*n блоков элементов И 711, …, 7nn, группу из n блоков первых элементов ИЛИ 81, 82, …, 8n, группу из n блоков вторых элементов ИЛИ 91, 92, …, 9n, элемент И 10, сумматор 11, схему сравнения 12, группу из n вторых регистров 131, 132, …, 13n, третий регистр 14, вход пуска устройства 15, вход сброса устройства 16, первый выход устройства 17, второй выход устройства 18, группу из n третьих выходов устройства 191, 192, …, 19n. 1 ил., 2 табл.

Изобретение относится к вычислительной технике и может быть использовано для построения вычислительных систем с повышенной достоверностью получения результатов

Изобретение относится к вычислительной технике и предназначено для моделирования процесса заполнения рюкзака (контейнера, баржи, транспортного самолета и т.п.) различными предметами таким образом, чтобы суммарная стоимость заполненного рюкзака была бы максимальной при ограничении на суммарный вес всего рюкзака

Изобретение относится к вычислительной технике, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики, функциональных узлов систем управления
Мы будем признательны, если вы окажете нашему проекту финансовую поддержку!

 


Наверх