Патенты автора Ядыкин Игорь Михайлович (RU)

Изобретение относится к области вычислительной техники. Технический результат заключается в детектировании IК-разрядных групп во входном N-разрядном двоичном числе, соответствующие IК разрядному заданному шаблону групп IS, который содержит заданную последовательность единичных и нулевых бит. Устройство содержит внешний вход данных ID, группу внешних входов шаблона IS, содержащую К разрядов, группу внешних входов IK задания разрядности входного шаблона IS, содержащую m разрядов, группу внешних выходов данных QB, группу внешних выходов количества шаблонов QS, а также содержит RS-триггер пуска-останова TSS 1, первый счетчик бит СТВ 2, выходной буфер ОВ 3, второй вычитающий счетчик разрядов шаблона СТК 4, элемент И 5, регистр сдвига входных данных RD 6, дешифратор DC 7, группу из (К-1) элементов ИЛИ 81, 82, 8(К-1), первую группу из К элементов И, вторую группу из К элементов И, компаратор СОМР 11 и третий счетчик количества шаблонов CTS 12, а также введены внешние входы тактового сигнала IC, пуска устройства START, остановки устройства STOP и внутренние шина дешифрации разрядов BDC. 3 ил.

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является повышение точности определения приоритетного указателя в равноранговых входных запросах на основе кругового арбитража. Устройство содержит N разрядные внешнюю шину входных заявок IZ и внешнюю шину выходов указателей приоритета QU, внешний вход разрешения работы IE, внешний тактовый вход IC, внешний вход установки в нулевое состояние IR и внешний флаг запроса QF, а также содержит первую группу из (N-2) элементов ИЛИ 13, 14, …, 1N, первую группу из (N-1) элементов И 22, 23, …, 2N, вторую группу из (N-2) элементов ИЛИ 33, 34, …, 3N, третью группу из (N-1) элементов ИЛИ 42, 43, …, 4N, первую группу из (N-1) элементов И с инверсным входом 52, 53, …, 5N, вторую группу из N элементов И с инверсным входом 61, 62, …, 6N, четвертую группу из (N-1) элементов ИЛИ 72, 73, …, 7N, элемент ИЛИ 8, элемент И 9, первый регистр 10, триггер 11, второй регистр 12, внутреннюю N разрядную шину данных BD, внутреннюю (N-1) разрядную шину приоритета BU, внутренний флаг разрешения FE, внутренний флаг запроса FU и внутренний флаг нуля FZ. 2 ил.

Изобретение относится к области вычислительной техники. Технический результат изобретения заключается в обеспечении реализации объединения старших разрядов групп данных с заданным количеством разрядов из групп. Указанный результат достигается за счет того, что устройство содержит первую А и вторую В внешние группы входных данных и выходную группу Q, содержащие по N разрядов, третью группу из (k+1) разрядов v0, v1, …, vk внешней входной шины задания количества разрядов М из второй группы В входных данных (где М задается в диапазоне от 0 до N, k=]log2N[(большее целое)), k внутренних шин BS0, BS1, …, BS(k-1) и внутреннюю шину сдвига SB, содержащие по (N-1) разрядов, и внутреннюю шину управления BU, содержащую N разрядов, а также содержит k каскадов 10, 11, …, 1(k-1), из которых каждый i-й каскад, где i=0, 1, …, (k-1), содержит по (N-1-2i) первых групп мультиплексоров, вторую группу из (N-1) мультиплексоров 21, 22, …, 2(N-1), третью группу из N мультиплексоров 31, 32, …, 3N, дешифратор 4, элемент И с инверсным входом 5 и группу из (N-1) элементов ИЛИ 62, 63, …, 6N. 2 табл., 2 ил.

Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных. Техническим результатом изобретения является обеспечение возможности выявления m-разрядных групп бит в N-разрядной последовательности данных. Технический результат достигается за счет того, что устройство для детектирования групп бит содержит внешний m разрядный вход данных ID, внешний m разрядный вход заданного шаблона IG, группу внешних выходов данных QB, первый RS-триггер пуска-останова TSS 1, второй D-триггер TR2 задержки 2, счетчик CTG групп 3, выходной буфер ОВ 4, первый R1 регистр данных 5, второй R2 регистр данных 6, группу из m компараторов 71, 72, …, 7m, группу из (m-1) элементов И 82, 83, …, 8m, элемент ИЛИ 9 и элемент И 10, а также введены внешние входы асинхронной установки в нулевое состояние CLR, пуска устройства START, остановки устройства STOP и тактовый С, внутренняя 2m-разрядная шина данных BD, внутренняя m-разрядная шина данных буфера IOB, внутренний флаг совпадения FE, внешняя шина управления обменом ЕО, внешние флаг «Буфер заполнен» FF и флаг «Буфер пуст» FZ. 3 ил.

Изобретение относится к области вычислительной техники. Техническим результатом является обеспечение возможности одновременного выбора нескольких каналов. Устройство содержит внешнюю шину входной заявки IP и N внешних шин параметров каналов IC1, IC2, …, ICN, которые состоят из L групп параметров каналов, N внешних шин занятости каналов IT1, IT2, …, ITN, которые содержит по М разрядов ранга приоритета (высший ранг приоритета имеет младший нулевой разряд, старший приоритет имеет старший канал ITN), внешнюю шину номеров каналов МК, внешний вход режима IK, первую группу из N внешних выходов указателей канала старшего приоритета QU1, QU2, …, QUN, вторую группу из М внешних выходов указателей высшего ранга приоритета в канале OZ0, OZ1, …, OZ(M-1) и внешний флаг готовности QF, а также N внутренних шин запросов IZ1, IZ2, …, IZN, внутренние шины состояния каналов S1, S2, …, SN, готовности каналов K1, К2, …, КN и приоритета U1, U2, …, UN, внутренние флаги FK и FU, а также группу анализа параметров 11, 12, …, 1N, каждый из которых содержит группу компараторов 21, 22, …, 2L и элемент И 3, группу блоков разрешения запросов 41, 42, …, 4N, каждый из которых содержит первую группу элементов И 50, 51, …, 5(M-1), первую группу элементов ИЛИ 60, 61, …, 6(М-1), вторую группу элементов запрета И с инверсными входами 71, 72, …, 7(M-1), группу блоков анализа готовности каналов 81, 82, …, 8N, каждый из которых содержит третью группу элементов И 91, 92, …, 9(M-1) и первый элемент ИЛИ 10, а также второй элемент ИЛИ 11, третий элемент ИЛИ 12, элемент И 13, группу элементов ИНЕ 141, 142, …, 14N, четвертую группу элементов И с инверсными входами 151, 152, …, 15(N-1), мультиплексор 16 и группу мультиплексоров 171, 172, …, 17N. 1 ил., 1 табл.

Изобретение относится к области вычислительной техники. Технический результат - возможность выявления границ диапазона единичных бит, оценка ширины диапазона. Устройство содержит: М разрядов D0, …, D(M-l) группы входных данных из N разрядного двоичного числа, выходные (n+1) и n разрядные шины ширины диапазона QD, номера младшего единичного разряда QL и количества единичных бит QU соответственно, выходной флаг единичных бит QF1, триггеры пуска-останова TSS и единичных бит TU, два элемент И, счетчик групп, элемент ИЛИ, приоритетные шифраторы старшего и младшего единичных разрядов, модуль счета единиц, выходные регистры номера старшего единичного бита RGM и номера младшего единичного бита RGL, сумматоры разности SMS и единичных бит SMU, инкрементор INC, выходной регистр количества единичных бит, внешние входы остановки STOP и начала работы START, тактовых сигналов С и асинхронной установки в нулевое состояние CLR, внутренний флаг единичных бит в группе FU, внутренние m разрядные шины номера старшего и младшего единичного бита в М-разрядной группе, внутренние (n-m) и (m+1) разрядные шины номера группы BD и количества единичных бит в группе AU соответственно. 3 ил.

Изобретение относится к области вычислительной техники. Технический результат - возможность выявления единичных групп заданной размерности, определение количества групп и их расположение во входной последовательности данных. Указанный результат достигается за счет того, что устройство содержит внешний вход данных DI, группу внешних выходов данных QB, группу внешних выходов количества групп QG, первый RS-триггер пуска-останова TSS 1, первый счетчик бит СТВ 2, регистр номера первого бита группы RGB 3, первый элемент И 4, первый элемент ИЛИ 5 с одним инверсным входом, второй триггер единичных бит TR1 6, второй элемент И 7 с одним инверсным входом, второй счетчик единиц CTU 8, блок равенства нижней границе 9, блок равенства верхней границе 10, третий триггер нижней границы TRL 11, четвертый триггер верхней границы TRM 12, третий 13 и четвертый 14 элементы И с двумя инверсными входами, второй элемент ИЛИ 15, выходной буфер ОВ 16 и третий счетчик количества групп CTG 17, а также введены внешние входы асинхронной установки в нулевое состояние CLR, пуска устройства START, остановки устройства STOP и тактовый С, внешние входные шины нижней границы GL и верхней границы GM диапазона единичных бит, внешняя шина управления обменом ЕО, внешние флаг «Буфер заполнен» FF и флаг «Буфер пуст» FZ. 4 ил.

Изобретение относится к области вычислительной техники и автоматики. Технический результат заключается в обеспечении возможности сохранения заданного количества единиц в наборах последовательных состояний счетчика. Счетчик с сохранением количества единиц содержит внешние входы устройства D3, D2, D1, D0, внешние управляющие входы Y1, Y0, внешние выходы устройства Q3, Q2, Q1, Q0, внешний выход переноса CR, синхронные D-триггеры с входом СЕ разрешения работы 13, 12, 11, 10, мультиплексоры 23, 22, 21, 20, логический элемент ИЛИ-НЕ 3, двухразрядный двоичный счетчик 4, а также внешний вход разрешения работы 5 и внешний вход синхронизации 6. 2 ил., 2 табл.

Изобретение относится к области вычислительной техники. Технический результат заключается в расширении арсенала технических средств за счет того, что устройство позволяет детектировать правый (младший) разряд и левый (старший) разряд входного N-разрядного двоичного числа, которые имеют единичное значение, и сформировать на выходах устройства номера младшего QL и старшего QM единичных разрядов и ширину диапазона единичных бит QD, при отсутствии единичных значений в разрядах входного N-разрядного двоичного числа на выходах номеров QL и QM границ диапазона и ширины диапазона QD устанавливаются нулевые значения. 2 ил.

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является обеспечение возможности определения количества единичных бит в заданном диапазоне между нижней и верхней границами и количества единичных бит вне диапазона. Раскрыт двухпороговый компаратор диапазона двоичных бит, содержащий N-разрядную входную шину D, входную шину нижнего порога (границы) GL и входную шину верхнего порога (границы) GM, содержащие по М разрядов, где M=]log2(N+1)[ (большее целое), выходную шину QL количества единичных бит до нижней границы, выходную шину QC количества единичных бит внутри диапазона и выходную шину QM количества единичных бит выше верхней границы, содержащие также по М разрядов, флаг FL единичных бит до нижней границы, флаг FC единичных бит внутри диапазона, флаг FM единичных бит выше верхней границы, а также внутреннюю шину UL младших упорядоченных единиц, внутреннюю шину UC упорядоченных единиц внутри диапазона, внутреннюю шину UM старших упорядоченных единиц, содержащие по М разрядов, дешифратор нижней границы 1, дешифратор верхней границы 2, первую группу 31, 32, …, 3N-1 и вторую группу 41, 42, …, 4N-1, каждая из которых содержит (N-1) элементов ИЛИ, группу 51, 52, …, 5N из N элементов ИЛИ-НЕ, первую группу 61, 62, …, 6N, вторую группу 71, 72, …, 7N и третью группу 81, 82, …, 8N, каждая из которых содержит N элементов И, первый 91, второй 92 и третий 93 блоки счета единиц, а также первый 101, второй 102 и третий 103 элементы ИЛИ. 1 ил., 1 табл.

Изобретение относится к области вычислительной техники и может быть использовано для арбитража в многопроцессорных системах обработки информации для распараллеливания потока заявок. Техническим результатом является обеспечение возможности анализа параметров входной задачи и параметров каналов обработки задач. Устройство содержит внешнюю шину входной заявки IP и N внешних шин параметров каналов IC1, IC2, …, ICN, которые состоят из L групп параметров, N внешних шин занятости каналов IT1, IT2, …, ITN, каждая из которых содержит М разрядов ранга приоритета (высший ранг приоритета имеет младший нулевой разряд, старший приоритет имеет старший канал ITN), первую группу из N внешних выходов указателей канала старшего приоритета QU1, QU2, …, QUN и вторую группу из М внешних выходов указателей высшего ранга приоритета в канале OZ0, OZ1, …, OZ(M-1), N внутренних шин запросов IZ1, IZ2, …, IZN, каждая из которых содержит М разрядов приоритета, N разрядов внутренней шины состояния каналов S1, S2, …, SN, N разрядов внутренней шины готовности каналов К1, К2, …, КN и флаг готовности F, а также содержит группу из N блоков анализа параметров, каждый из которых содержит группу из L компараторов и элемент И, группу из N блоков разрешения запросов, каждый из которых содержит первую группу из М элементов И, первую группу из М элементов ИЛИ, вторую группу из (М-1) элементов запрета И с инверсными входами, группу из N блоков анализа готовности каналов, каждый из которых содержит третью группу из (М-1) элементов И и первый элемент ИЛИ, а также второй элемент ИЛИ, вторую группу из (N-2) элементов ИЛИ и четвертую группу из (N-1) элементов запрета И с одним инверсным входом. 1 ил., 1 табл.

Изобретение относится к области вычислительной техники. Техническим результатом является обеспечение возможности выявления границ и размерности диапазона единичных бит для бинарной последовательности. Раскрыто устройство последовательного типа для детектирования границ диапазона единичных бит в бинарной последовательности, содержащее внешний вход DI данных N разрядной входной последовательности, выходную шину QUL номера младшего разряда, выходную шину QUM номера старшего разряда и выходную шину QUD диапазона, содержащие по М разрядов, где M=]log2(N+1)[ (большее целое), первый триггер пуска-останова TSS 1 и второй триггер единичных бит TU 2, первый элемент И 3, второй элемент И 4 с одним инверсным входом и элемент ИЛИ 5, первый счетчик бит СТВ 6 и второй счетчик диапазона CTD 7, первый регистр 8 номера старшего разряда, второй регистр 9 номера младшего разряда и третий регистр 10 диапазона, а также внешние входы асинхронной установки в нулевое состояние CLR, пуска устройства START, остановки устройства STOP и тактовый вход С. 2 ил.

Изобретение относится к области вычислительной техники. Технический результат - уменьшение аппаратных затрат, увеличение быстродействия и обеспечение возможности сохранения заданного количества единиц в наборах последовательных состояний счетчика. Он достигается за счет того, что счетчик групповой структуры с сохранением количества единиц в группах содержит внешнюю входную N разрядную шину данных DI, внешнюю выходную N разрядную шину QO, группу из G групповых счетчиков 11, 12, …, 1G, первую группу из G элементов И 21, 22, …, 2G, группу из G элементов ИЛИ 31, 32, …, 3G, блок межгрупповых переносов 4, внешний вход синхронизации CLK, внешние входные G разрядные шины разрешения загрузки в группы EL, параллельного счета групп ЕР и последовательного счета групп ЕС, внешний выход переноса СО. Каждый из групповых счетчиков 1i (где i=1, …, G) состоит из (Ki) разрядов (где N=K1+K2+…+KG) и содержит (Ki) D-триггеров 51, 52, …, 5(Ki), формирователь переноса 6, группу из (Ki) формирователей кода с сохранением количества единиц 71, 12, …, 7(Ki), группу из (Ki) мультиплексоров MX 81, 82, …, 8(Ki), элемент ИЛИ 9 и внутреннюю (Ki) разрядную шину QT выходов триггеров. 1 табл., 3 ил.

Изобретение относится к области вычислительной техники и предназначено для использования в системах обработки информации, а также в блоках сжатия и распаковки данных без потерь в системах для рационального использования устройств хранения и передачи данных, обработки данных физических экспериментов. Техническим результатом является сокращение разрядности входных данных и простота реализации с одновременным повышением информационной вместимости без потерь информации за счет сокращения необходимого объема памяти для хранения последовательности групп входных данных двоичных символов и соответствующих масок символов. Устройство содержит входной регистр данных RD, многовыходной блок приоритета FU, группу из N коммутаторов данных по k разрядов, группу из N регистров по k разрядов с синхронным входом R установки в нулевое состояние, выходной буфер BQ, элемент ИЛИ-НЕ, N групп по k элементов 2И, регистр общей маски RM1, D-триггер с синхронным входом R установки в нулевое состояние, коммутатор маски КМ, регистр текущей маски RM2. 5 ил.

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении возможности выявления максимальных групп единичных и нулевых бит и определения количества бит в максимальных группах, номеров групп и начала групп в бинарной последовательности. Устройство содержит внешний вход данных DI, группу внешних выходов данных QO, группу внешних выходов количества групп QG, группу внешних выходов количества нулей QZ, группу внешних выходов количества единиц QU, группу внешних выходов «разность единиц и нулей» QZU, группы внешних выходов количества единиц в максимальной группе MU, количества нулей в максимальной группе MZ, номера группы максимальной группы единиц NGMU, номера группы максимальной группы нулей NGMZ, номера начала максимальной группы единичных бит NMU и номера начала максимальной группы нулевых бит NMZ, первый RS-триггер пуска-останова TSS 1, блок детектора единиц и нулей 2, третий D-триггер разрешения счета групп ТСЕ 7, третий элемент И 8, первый сумматор SMG 9, второй счетчик бит СВ 10, выходной буфер ОВ 11, четвертый 12, пятый 13 и шестой 14 элементы И, третий счетчик нулей CZ 15, четвертый счетчик единиц CU 16, пятый реверсивный счетчик нулей-единиц CZU 17 и блок преобразователя кода разности 18, первый счетчик CNB 22, первый регистр RNM 23, второй сумматор SNM 24, второй 25, третий 26, четвертый 27, пятый 28, шестой 29, седьмой 32 и восьмой 35 регистры, первый компаратор 30 сравнения количества единичных бит, седьмой элемент И 31, второй компаратор 33 сравнения количества нулевых бит, восьмой элемент И с одним инверсным входом 34, а также введены внешние флаги готовности результата FE, «Буфер заполнен» FF, «Буфер пуст» FZ и флаг «нулей больше единиц» F01. 4 ил.

Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики и функциональных узлов систем управления, а также для обработки результатов физических экспериментов. Технический результат изобретения заключается в расширении функциональных возможностей в части возможности выявления границ диапазона единичных бит. Технический результат достигается за счет того, что устройство для детектирования границ диапазона единичных бит содержит N-разрядную входную шину D, выходную шину QR номера младшего разряда и выходную шину QL номера старшего разряда, содержащие по М разрядов, где M=]log2 (N+1)[(большее целое), группу из (N-1) элементов ИЛИ 11, 12, …, 1(N-1), группу из (N-1) элементов ИЛИ-НЕ 21, 22, …, 2(N-1), первый 31 и второй 32 блоки счета младших упорядоченных единиц, а также внутреннюю шину SR сдвига вправо и внутреннюю шину SL сдвига влево, которые содержат по N разрядов. 1 ил., 1 табл.

Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики и функциональных узлов систем управления, а также для обработки результатов физических экспериментов. Техническим результатом изобретения является обеспечение возможности выявления диапазона единичных бит. Устройство содержит N разрядов входной шины D - D1, D2, …, DN, N разрядов выходной шины Q - Q1, Q2, …, QN, первую группу из (N-2) элементов ИЛИ 11, 12, …, 1(N-2), вторую группу из (N-2) элементов ИЛИ 21, 22, …, 2(N-2) и группу из (N-2) элементов И 31, 32, …, 3(N-2). Причем первая группа элементов ИЛИ 11, 12, …, 1(N-2), объединенных в цепочку, формирует упорядоченную группу подряд идущих единиц в младших разрядах, вторая группа элементов ИЛИ 21, 22, …, 2(N-2) формирует упорядоченную группу единиц в старших разрядах, а в группе элементов И 31, 32, …, 3(N-2) осуществляется проверка единичных значений в одноименных разрядах упорядоченных групп единиц. 1 ил., 1 табл.

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении возможности выявления групп единичных и нулевых бит в двоичных числах, а также простое увеличение разрядности входной информации при сокращении аппаратных затрат. Устройство содержит М разрядов D1, …, DM набора входных данных из N разрядного двоичного числа, состоящего из L наборов по М разрядов в наборе, где N=L*M, N внешних выходов групп бит QG1, …, QGN, группу внешних выходов общего количества групп QK, внешний выход левого (первого) бита QLB, группу внешних выходов количества единичных бит QU, группу внешних выходов количества нулевых бит QZ, модуль FK детектирования групп 1, первый триггер ТЕВ разрешения приема 2, триггер TLB левого (первого) бита 3, элемент «ИСКЛЮЧАЮЩЕЕ ИЛИ» 4, элемент И с одним инверсным входом 5, первый модуль SF_1 сдвига групп 6, первый сумматор SM_G бит в группе 7, вычитатель SB 8, второй модуль SF_2 сдвига групп 9, второй сумматор SM_K количества групп 10, третий сумматор SM_U количества единичных бит 11, триггер ТРО пуска-останова 12, регистр RG_G групп бит 13, регистр RG_K количества групп 14, регистр RG_U количества единичных бит 15, третий модуль SF_3 сдвига групп 16, четвертый сумматор SM_N дополнения 17, пятый сумматор SM_Z количества нулевых бит 18, второй триггер TEQ разрешения приема 19, первый выходной буферный регистр кодов групп 20, второй выходной буферный регистр общего количества групп 21, выходной триггер левого (первого) бита входных данных 22, третий выходной буферный регистр количества единичных бит 23, четвертый выходной буферный регистр количества нулевых бит 24, внешние входы С тактовых сигналов 25, R синхронной установки в нулевое состояние 26, начала работы START, остановки STOP и внутренний флаг декрементации FD. 3 табл., 2 ил.

Изобретение относится к области вычислительной техники и предназначено для использования в системах обработки информации. Технический результат - расширение арсенала средств того же назначения. Указанный результат достигается за счет того, что устройство содержит N входных символов D1, D2,..., DN по k разрядов, соединенных с входным регистром данных 1, первую группу из N элементов ИЛИ 21, 22, …, 2N, первую группу из N элементов И 31, 32, …, 3N, многовыходной блок приоритета 4, элемент ИЛИ-НЕ 8, синхронный D-тригтер 9, (N-W) разрядный регистр 10, блок коммутаторов данных 11, выходной буфер 12, а также введены внешний вход С синхронизации 15, внешний вход CLR асинхронной установки в нулевое состояние 14, внешние выходы Q устройства 16, а также внутреннюю шину данных DD из N символов по k разрядов, группу из W внутренних шин указателей старших символов U1, U2, …, UW, внутреннюю N разрядную шину маски символов М и внутреннюю N разрядную шину BR, причем в блок коммутатора данных введены W коммутаторов 111, 112, …, 11w, а в многовыходной блок приоритета введены W каскадов 41, 42, …, 4w, причем каждый i-й каскад 4i (i=1, 2, …, W, где W - количество выходных символов), содержит группу из (N-1-i) элементов ИЛИ 5i1, 5i2, …, 5i(N-i-1), группу из (N-i) элементов запрета И с одним инверсным входом 6i1, 6i2, …, 6i(N-i) и группу из (N-i) элементов И 7i1, 7i2, …, 7i(N-i). 3 ил.

Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики и функциональных узлов систем управления, для анализа свойств генераторов псевдослучайных последовательностей двоичных чисел, а также для обработки результатов физических экспериментов. Техническим результатом является обеспечение возможности выявления групп единичных и нулевых бит в двоичных числах, а также простое увеличение разрядности входной информации при сокращении аппаратных затрат. Устройство содержит N разрядов входного двоичного числа которые разделены на N/2 групп по два разряда в группе, Z ступеней блоков элементов, где Z=]log2N[ (] [ - большее целое), и модуль формирования флагов устройства, причем первая ступень содержит N/2 блоков элементов первого типа, а каждая i-ая ступень, начиная со второй ступени до Z-й ступени, содержит по N/2i блоков элементов второго типа. 3 ил., 5 табл.

Изобретение относится к области вычислительной техники и предназначено для использования в системах обработки информации. Технический результат заключается в повышении эффективности упаковки данных за счет сокращения необходимого объема памяти для хранения последовательности групп входных данных двоичных символов. Устройство содержит N входных символов ID1, ID2, …, IDN по k разрядов, соединенных с входным регистром данных 2, формирователь маски 3, содержащий группу из N элементов ИЛИ, коммутатор маски 4, регистр маски 5, многовыходной блок приоритета 6, содержащий w каскадов, блок коммутаторов данных 7, содержащий w коммутаторов 71, 72, …, 7W, коммутатор маски-данных 8, выходной буфер 9, элемент ИЛИ-НЕ 10, синхронный D-триггер 11, внешний вход С синхронизации 12, внешний вход R синхронной установки в нулевое состояние 13, внешние выходы Q устройства 14, содержащие w символов по k разрядов, а также внутреннюю шину данных DD из N символов по k разрядов, внутреннюю N разрядную шину маски символов М, группу из w внутренних шин указателей старших символов U1, U2, …, Uw (где w - количество выходных символов), внутреннюю шину остаточной маски MS и флаг нулевых символов (флаг нуля) FZ. 4 ил.

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении возможности выявления групп единичных и нулевых бит в двоичных числах, определение количества групп, а также выявление максимальных групп единичных и нулевых бит и простое увеличение разрядности входной информации. Указанный результат достигается за счет того, что устройство содержит N разрядов входного двоичного числа D1, D2, …, DN, которые разделены на N/2 групп по два разряда в группе, Z ступеней блоков элементов, где Z=] log2N[(] [- большее целое), и блок формирования кода разности, причем первая ступень содержит N/2 блоков элементов 11, 12, …, 1N/2 первого типа, а каждая i-ая ступень, начиная со второй ступени до Z-й ступени, содержит по N/2i блоков элементов 2ij второго типа, где i=2, 3, …, Z, j=1, 2, N/2i, каждый из N/2 блоков элементов 11, 12, …, 1N/2 первого типа первой ступени содержит первый элемент «ЭКВИВАЛЕНТНОСТИ», первый элемент И с одним инверсным входом 4, элемент «ИСКЛЮЧАЮЩЕЕ ИЛИ», второй элемент И и третий элемент И с инверсными входами, каждый блок элементов 2ij второго типа второй, третьей,…, Z-ой ступени содержит третий сумматор SM, вычитатель SB, блок управления, первую группу элементов И, вторую группу элементов И, первую группу элементов ИЛИ, элемент ИЛИ, второй сумматор SM2, первый сумматор SM1, третью группу элементов И, первую группу мультиплексоров MX, первый компаратор СМР, вторую группу мультиплексоров MX, второй компаратор СМР, восьмой элемент И, третью группу мультиплексоров MX, третий компаратор СМР, четвертую группу мультиплексоров MX, четвертый компаратор СМР, девятый элемент И с одним инверсным входом, пятую группу мультиплексоров MX и четвертый сумматор SM, блок формирования кода разности содержит пятый сумматор SM с инверсной группой входов, вторую группу элементов ИЛИ, девятую группу элементов И и группу элементов «ИСКЛЮЧАЮЩЕЕ ИЛИ». 4 ил., 2 табл.

Изобретение относится к области вычислительной техники и предназначено для использования в системах обработки информации, а также может быть применено в блоках сжатия и распаковки данных без потерь в системах для рационального использования устройств хранения и передачи данных, обработки данных физических экспериментов. Техническим результатом изобретения является повышение быстродействия за счет сокращения разрядности входных данных. Устройство содержит входной регистр данных 2, многовыходной блок приоритета 3, группу из N коммутаторов данных 41, 42, …, 4N, группу из N регистров 51, 52, …, 5N, выходной буфер 6, элемент ИЛИ-НЕ 7, N групп 81, 82, …, 8N по k элементов 2И, регистр маски 9, D-триггер 10, а также шину входных данных 1, внешний вход синхронизации 11, внешний вход синхронной установки нулевое состояние 12, внешние выходы 13, внутренние шину данных D, первую шину маски символов М, вторую шину маски символов QM, шину приоритета MS и w групп N разрядных указателей старшей единицы S1, S2, …, Sw. Причем шина входных данных 1 содержит группу входных разрядов данных ID, которые состоят из w символов по k разрядов, и группу входных N разрядов маски символов IM. 5 ил.

Изобретение относится к области вычислительной техники. Технический результат заключается в расширении функциональных возможностей. Устройство содержит N разрядов входного двоичного числа D1, D2, …, DN, которые разделены на L групп по М разрядов в группе (N=L*M), Z ступеней блоков элементов, где Z=]log2L[+1 (большее целое), причем первая ступень содержит L блоков элементов, 1L первого типа, а каждая i-я ступень содержит по L/2(i-1) блоков элементов 2ij второго типа, 1L первого типа первой ступени содержит (М-1) каскадов формирователей упорядоченных двоичных чисел, 3(M-1), которые объединены в пирамидальную структуру, причем каждый v-й каскад 3v (v=1, …, (М-1)) содержит группу из (M-v) элементов ИЛИ, 4(M-v), группу из (M-v) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, 5(M-v), элемент ИЛИ с одним инверсным входом, группу из (М-1) модулей счета младших упорядоченных единиц, 7(M-1), первую группу из М сумматоров, 8M, модуль счета единиц и второй многогрупповой сумматор, каждый блок элементов 2ij второго типа содержит третью группу из (М*2(i-2)+1) сумматоров И, четвертый сумматор, модуль сдвига групп, модуль формирования кода сдвига и кода общего количества групп. 3 табл., 3 ил.

Изобретение относится к области вычислительной техники. Технический результат заключается в расширении арсенала средств того же назначения. Таким образом, в предлагаемом устройстве для входных последовательностей данных размерностью N, поступающих на внешний вход данных DI, на соответствующих внешних выходах групп устройства формируются двоичные коды, соответствующие количеству групп QG, количеству нулевых бит QZ, количеству единичных бит QU, разности между количеством единичных и нулевых бит QZU, количество бит по группам QO с выходного буфера ОВ 11, при этом в четных адресах, начиная с нулевого адреса, указывается количество нулевых бит в группах, а в нечетных адресах, начиная с первого адреса, указывается количество единичных бит в группах, а также формируются флаг готовности FE, флаг «нулей больше единиц» F01, флаг «Буфер заполнен» FE и флаг «Буфер пуст» FZ. 4 ил.

Изобретение относится к области вычислительной техники и может быть использовано в процессорах обработки сигналов и процессорах общего назначения, устройствах преобразования информации, кодирования и декодирования данных, устройствах криптографии. Техническим результатом является возможность сдвига групп двоичных данных различной разрядности без потери выдвигаемых разрядов и снижение аппаратных затрат. Устройство содержит N групп внешних входных данных DG1, DG2, …, DGN с разрядностью W1, W2, …, WN соответственно, U разрядов внешних входов задания значения количества сдвигов V0, V1, …, V(U-1) на величину сдвига групп от 0 до L, где U=[log2L]+1 (меньшее целое), (N+L) групп внешних выходных данных QG1, QG2, …, QG(N+L), U каскадов модулей элементов с 0-го по (U-1), каждый i-й каскад из которых, где i=0, 1, …, (U-1), содержит по (N+2i+1-1) модулей элементов, объединенных в три секции, (U+1) внутренних шин сдвига SB0, SB1, …, SBU с разрядностью групп K(i, j), где j=1, 2, …, (N+2i+1-1) - номер модуля в каскаде, причем первые секции каскадов состоят из модулей содержащих группы элементов 2И со вторым инверсным входом, вторые секции каскадов состоят из модулей, содержащих группы элементов 2И со вторым инверсным входом, элементов 2И и элементов 2ИЛИ, а третьи секции каскадов состоят из модулей, содержащих группы элементов 2И. 1 ил., 5 табл.

Изобретение относится к области вычислительной техники. Технический результат заключается в расширении арсенала средств того же назначения. Устройство для определение количества нулей или единиц по группам в двоичном числе содержит N разрядов входного двоичного числа D1, …, DN, (N+1) групп выходных данных G1, …, G(N+1), выходную группу К количества групп нулей и единиц, группу из (N-1) внутренних шин упорядоченных двоичных чисел S1, …, S(N-1), (N-1) каскадов формирователя упорядоченных двоичных чисел 11, 12, …, 1N, и каждый i-й каскад 1i (i=1, …, (N-1)) содержит группу из (N-i) элементов ИЛИ 21,…, 2(N-i), группу из (N-i) элементов XOR 31, 32, …, 3(N-i), группу из (N+1-i) входов A1, …, A(N+1-i), группу из (N-i) выходов Q1, …, Q(N-i) в следующий каскад и группу из (N+1-i) выходов разрядов соответствующей i-й внутренней шины Si, а также в устройство введены первая группа из (N-i) блоков счета младших упорядоченных единиц 41, …, 4(N-i), группа из N сумматоров 51,…, 5N, с инверсной группой входов второго слагаемого, элемент ИЛИ с одним инверсным входом 6 и второй блок счета младших упорядоченных единиц 7, и каждый i-й сумматор 5i содержит ]log2(N+3-i)[ (большее целое) разрядов, последний N-й сумматор 5N содержит два разряда, а выходы количества групп К содержат ]log2(N+1)[ (большее целое) разрядов. 2 ил., 1 табл.

Изобретение относится к области вычислительной техники и предназначено для использования в системах обработки информации. Технический результат – уменьшение времени передачи данных и повышение информационной вместимости без потерь информации. Устройство содержит: N входных символов D1, D2, …, DN по k разрядов, входной регистр данных, первую группу из N элементов ИЛИ, первую группу из N элементов И, многовыходной блок приоритета, элемент ИЛИ-НЕ, вторую группу из (N-1) элементов ИЛИ, группу из N синхронных D-триггеров, блок коммутаторов данных, выходной буфер, внешний вход С синхронизации, внешний вход CLR асинхронной установки в нулевое состояние, внешние выходы Q устройства, внутренняя шина данных DD из N символов по k разрядов, внутренняя N разрядная шина маски символов М, внутренняя N разрядная шина выходов триггеров Т и группа из W внутренних шин указателей старших символов U1, U2, …, UW, причем блок коммутатора данных содержит W коммутаторов, а многовыходной блок приоритета содержит W каскадов, причем каждый i-й каскад содержит группу из (N-1-i) элементов ИЛИ, группу из (N-i) элементов запрета И с одним инверсным входом и группу из (N-i) элементов И. 3 ил.

Изобретение относится к области вычислительной техники и предназначено для использования в системах обработки информации. Техническим результатом изобретения является расширение функциональных возможностей в части возможности восстановления сжатых данных и простота реализации. Устройство содержит входной регистр данных 2, многовыходной блок приоритета 3, группу из N коммутаторов данных 41, 42, …, 4N, группу из L регистров 51, 52, …, 5L, выходной буфер 6, элемент ИЛИ-НЕ 7, первый элемент ИЛИ 8, второй элемент ИЛИ 9, D-триггер 10, а также шину входных данных 1, внешние выходы 13, внешний вход синхронизации 11, внешний вход синхронной установки нулевое состояние 12, внутренние шину данных D, шину маски символов М и шину указателей групп символов U и w групп N разрядных указателей старшей единицы S1, S2, Sw. Причем входная шина данных 1 содержит входные разряды данных ID, которые состоят из w символов по k разрядов, входные N разрядов маски символов IM и входные L разрядов указателей групп символов IU (L - количество групп по w символов из k разрядов, причем N=L*w). 4 ил.

Изобретение относится к технологиям сетевой связи. Технический результат заключается в повышении скорости передачи данных. Арбитр приоритетов многоранговых запросов содержит N групп внешних входов запросов IZ1, IZ2, …, IZN, каждая из которых содержит М разрядов ранга приоритета (высший ранг приоритета имеет старший М-й разряд, старший приоритет имеет старшая группа IZN), первую группу из N внешних выходов указателей группы старшего приоритета U1, U2, …, UN, вторую группу из М внешних выходов указателей высшего ранга приоритета в группе OZ1, OZ2, …, OZM, группу из (N-2) элементов ИЛИ 41, 42, …, 4(N-2), первую группу из (N-1) элементов запрета И с одним инверсным входом 51, 52, …, 5(N-1), группу из М элементов ИЛИ-НЕ 61, 62, …, 6M, вторую группу из (М-1) элементов запрета И с одним инверсным входом 71, 72, …, 7(M-1), инвертор 8 и группу из N блоков каналов анализа приоритета 11, 12, …, 1N, каждый из которых содержит элемент ИЛИ 3 и группу из (М-1) элементов И 21, 22, …, 2(M-1), при этом каждый v-й элемент И 2v (v=1, 2, …, (М-1)) содержит (М-v+1) входов. 1 ил.

Изобретение относится к арбитражу в системах обработки информации при организации обмена данными между устройствами. Техническим результатом изобретения является расширение функциональных возможностей, в части формирования М групп указателей номера группы запросов в унитарном коде «1 из N» в порядке старшинства приоритетов и указателя ранга приоритета в группе. Многовыходной арбитр приоритетов содержит N групп внешних входов запросов IZ1, IZ2, …, IZN, каждая из которых содержит по М разрядов ранга приоритета, М первых групп U1i, U2i, …, UNi, каждая из которых содержит по N внешних выходов указателей номера группы старшего приоритета (i=1, 2, …, М), вторую группу из М внешних выходов указателей ранга приоритета в группе, группу из М первых блоков указателей старшей единицы, группу из N вторых блоков указателей старшей единицы 41, 42, …, 4N, третью группу из М элементов ИЛИ, при этом каждый i-й первый блок (i=1, 2, …, М) содержит первую группу из (N-2) элементов ИЛИ, первую группу из (N-1) элементов запрета И с одним инверсным входом, N входов и N выходов, а каждый j-й второй блок (j=1, 2, …, N) содержит вторую группу из (М-1) элементов запрета И с одним инверсным входом, вторую группу из (М-2) элементов ИЛИ, 2(М-1) входов и (М-1) выходов. 1 ил., 2 табл.

Изобретение относится к технологиям сетевой связи. Технический результат заключается в повышении скорости передачи данных. Арбитр приоритетов многоканальных запросов содержит N групп внешних входов запросов IZ1, IZ2, …, IZN, каждая из которых содержит М разрядов ранга приоритета (высший приоритет имеет старшая группа IZN, а старший ранг приоритета имеет старший М-й разряд), первую группу из N внешних выходов указателей группы высшего приоритета U1, U2, …, UN и вторую группу из М внешних выходов указателей старшего ранга приоритета в группе OZ1, OZ2, …, OZM, первую группу из N элементов ИЛИ 11, 12, …, 1N, первый блок указателя старшей единицы, содержащий вторую группу из (N-2) элементов ИЛИ 31, 32, …, 3(N-2) и первую группу из (N-1) элементов запрета И с одним инверсным входом 41, 42, …, 4(N-1), матрицу элементов И 5ij, состоящую из i строк по j элементов И в каждой строке (где i=1, 2, …, N, j=1, 2, …, М), третью группу из М элементов ИЛИ 61, 62, …, 6M и второй блок указателя старшей единицы 7, содержащий четвертую группу из (М-2) элементов ИЛИ 81, 82, …, 8(M-2) и вторую группу из (М-1) элементов запрета И с одним инверсным входом 91, 92, …, 9(M-1). 1 ил.

Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики и функциональных узлов систем управления, а также в устройствах обработки чисел с плавающей запятой при нормализации данных. Техническим результатом является уменьшение аппаратных затрат, увеличение быстродействия устройства, обеспечение возможности определения старших нулевых разрядов для двоичных чисел со знаком, а также упрощение увеличения разрядности входных данных. Устройство содержит (М + 1) каскадов блоков пирамидальной структуры, выходной блок, входной блок управляемой инверсии, группу элементов И, при этом в 1-м каскаде каждый блок содержит преобразователь в двухразрядный двоичный код, двухразрядный коммутатор, модуль проверки полубайтов, первый модуль указателя младшего нуля, двухразрядный двоичный шифратор, а каждый блок со второго по (М + 1)-го каскада содержит второй модуль указателя младшего нуля и двухразрядный двоичный шифратор. 2 ил., 4 табл.

Изобретение относится к области вычислительной техники. Технический результат: расширение функциональных возможностей в части возможности определения старших единичных или нулевых разрядов для двоичных чисел со знаком, а также простое увеличение разрядности входной информации. Результат достигается за счет того, что устройство содержит буферы с тремя состояниями с прямым 5 и инверсным 4 входами разрешения, n разрядов входного двоичного числа D1, D2, …, Dn, знак входного числа Sign, n разрядов внутренней шины X1, Х2, …, Xn, (k+1) разрядов (k=[log2n] меньшее целое) выходного двоичного кода В0, В1, …, Bk, входной блок 1, выходной блок 3, первый элемент И 8 и второй элемент И 9, причем буферы с тремя состояниями объединены в пирамидальную структуру, состоящую из (m-1) ступеней (m=]log2n[ большее целое), и в выходной блок 3, содержащий k буферов с тремя состояниями с инверсным входом разрешения 4 и k буферов с тремя состояниями с прямым входом разрешения 5, при этом каждая i-я ступень 2i (i=1, …, (m-1)) содержит (2i-1) буферов с тремя состояниями с инверсным входом, в каждую i-ю ступень 2i введены логические элементы И 7, а входной блок 1 содержит n буферов с тремя состояниями с инверсным входом разрешения 4 и n буферов с тремя состояниями с прямым входом разрешения и инверсным информационным входом 6. 2 ил., 1 табл.

Изобретение относится к области сжатия и распаковки данных без потерь. Технический результат - простота реализации с одновременным уменьшением времени передачи данных, повышение информационной вместимости без потерь информации за счет сокращения необходимого объема памяти для хранения последовательности двоичных символов. Устройство для сжатия данных содержит N входных символов D1, D2, …, DN по k разрядов, соединенных с входным регистром данных 1, группу из L анализаторов символов 21, 22, …, 2L, каждый из которых содержит первую группу из w элементов ИЛИ 3, первую группу из w элементов И 4 и блок счета количества единиц 5 (L - количество групп по w символов из k разрядов, причем N=L*w), группу из (L-1) сумматоров 61, 62, …, 6L-1, группу из (L-1) схем сравнения 71, 72, …, 7L-1, группу из (L-1) D-триггеров 81, 82, …, 8L-1 с входом разрешения работы СЕ, асинхронным CLR и синхронным R входами установки в нулевое состояние, вторую группу из (L-1) элементов И 91, 92, …, 9L-1, третий элемент И 10, четвертый элемент И 11, второй элемент ИЛИ 12, многовыходной блок приоритета 13, блок коммутаторов данных 14, выходной буфер 15, внешние входы задания количества символов w в группе 16, внешний вход EN разрешения работы 17, внешний вход С синхронизации 18, внешний вход CLR установки в нулевое состояние 19, внешние выходы устройства Q 20, а также внутреннюю шину данных DD из N символов по k разрядов, внутреннюю N разрядную шину маски символов М, внутреннюю L разрядную шину указателей групп символов U. 4 ил., 1 табл.

Изобретение относится к области вычислительной техники, а именно к аппаратам линейного программирования. Технический результат - увеличение быстродействия заявленного устройства. Счетчик групповой структуры с переменным модулем содержит группу из N счетчиков 11, 12, …, 1N, первую группу из N схем сравнения 21, 22, …, 2N, группу из N-1 сумматоров 31, 32, …, 3N-1, вторую группу из N схем сравнения 41, 42, …, 4N, первую группу из N элементов ИЛИ 51, 52, …, 5N, вторую группу из N элементов ИЛИ 61, 62, …, 6N, дешифратор 7, мультиплексор 8, группу из N внешних входов задания модулей счета 91, 92, …, 9N, внешние входы задания суммарного модуля счета 10, внешние входы задания количества счетчиков 11, внешний вход синхронизации 12, внешний вход сброса 13, внешний вход разрешения работы 14, группу из N внешних выходов 151, 152, …, 15N, внешний выход переноса счетчика 16. 1 ил., 4 табл.

Изобретение относится к области вычислительной техники. Технический результат заключается в расширении функциональных возможностей в части формирования R групп указателей старших единиц в унитарном коде «1 из N» в порядке старшинства приоритетов. Устройство содержит: группу из N внешних входов запроса Z0, Z1, …, Z(N-1) (где высший приоритет имеет вход Z0), R групп внешних выходов U указателей старшей единицы в унитарном коде «1 из N» (где R≤N, причем 0-я группа имеет высший приоритет (ранг)), причем N внешних входов запроса разделены на К групп (где К= ]N/4[ - большее целое), введены К модулей групп l0, l1, …, 1(К-1), соединенные последовательно между собой шинами 20, 21, …, 2(К-2) переноса суммы, 0-й модуль групп 10 содержит первый полусумматор 3, второй одноразрядный сумматор 4 с входом переноса CI, первый 5, второй 6 и третий 7 дешифраторы, каждый i-й модуль групп 11, 12,..., 1(К-1) (где i=1, 2, …, К-1) содержит третий одноразрядный сумматор 8i с входом переноса CI, четвертый сумматор 9i без входа переноса, пятый сумматор 10i с входом переноса CI, шестой сумматор 11i без входа переноса и седьмой сумматор 12i с входом переноса CI, четвертый 13i, пятый 14i, шестой 15i и седьмой 16i дешифраторы, при этом все дешифраторы содержат группу адресных входов и вход разрешения Е. 3 ил., 1 табл.

Изобретение относится к области вычислительной техники и может быть использовано в процессорах обработки сигналов и процессорах общего назначения, устройствах кодирования и декодирования данных, устройствах криптографии. Технический результат - увеличение быстродействия, обеспечение возможности задания величины логических сдвигов в диапазоне от 0 до N разрядов и более N разрядов. Устройство сдвига содержит двунаправленную матрицу сдвига размерностью NxM, где M=log2N, из М каскадов элементов 2И-2И-2И-3ИЛИ и 2И-2И-2ИЛИ, блок модификации количества сдвигов, содержащий группу из (М-2) элементов ИЛИ, первую группу из (М-1) элементов И и группу из (М-1) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок управления направлением сдвига, содержащий вторую группу из (М-1) элементов И, группу из (М-1) элементов И с входом запрета, группу из (М-1) элементов НЕ и третью группу из (М-1) элементов И, блок формирования флага нулевого результата, содержащий первый, второй и третий элементы И с входом запрета, первый и второй элементы ИЛИ и элемент И-НЕ, четыре управляющих входа задания направления и вида сдвига. 1 ил., 3 табл.

Изобретение относится к области цифровой вычислительной техники и может быть использовано в устройствах цифровой автоматики. Техническим результатом является увеличение быстродействия, уменьшение аппаратных затрат в декадах двоично-десятичных счетчиков и повышение надежности за счет упрощения конструкции устройства. Он достигается тем, что каждая десятичная цифра представляется четырьмя двоичными кодами, счет выполняют за счет занесения в младший разряд кода «1» или «0» и сдвигом на один разряд между первым-четвертым разрядами в сторону старших разрядов. Каждый десятичный разряд устройства содержит три логических элемента И-НЕ, логический элемент И, вход СИ счетных импульсов, вход CLR установки устройства в нуль, вход СЕ разрешения работы от предыдущей младшей тетрады счетчика, выход сигнала CR разрешения работы в старшую тетраду и четыре двоичных разряда, при этом каждый двоичный разряд содержит один RS-триггер, выполненный на основе двух логических элементов И-НЕ, и четыре логических элемента И-НЕ, тактовый вход ТИ и вход установки в нуль. 2 н.п. ф-лы, 1 ил., 1 табл.

Изобретение относится к области вычислительной техники и используется, в частности, для арбитража в системах обработки информации при организации передачи данных между устройствами. Технический результат - расширение функциональных возможностей в части формирования K указателей старших единиц в порядке старшинства приоритетов. Многовыходной указатель старшей единицы содержит группу из N внешних входов запроса Z1, Z2, …, ZN (высший приоритет имеет вход ZN), K каскадов (K - количество формируемых указателей старших единиц) и K групп внешних выходов U указателей старшей единицы, при этом каждый i-й каскад (i=1, 2, …, K) содержит группу из (N-i-1) элементов ИЛИ 1i1, 1i2, …, 1i(N-i-1) и группу из (N-i) элементов запрета И с одним инверсным входом 2i1, 2i2, …, 2i(N-i), а также группу из (N+1-i) входов запроса в i-й каскад Ai1, Ai2, …, Ai(N+1-i) и группу из (N+1-i) внешних выходов указателей старшей единицы i-го ранга Ui1, Ui2, …, Ui(N+1-i) (1-й ранг имеет высший приоритет), каждый из первых (K-1) каскадов, кроме последнего K-го каскада содержит также группу из (N-i) элементов И 3i1, 3i2, …, 3i(N-i) и группу из (N-i) выходов запроса Si1, Si2, …, Si(N-i) в следующий (i+1)-й каскад. 1 ил.

Изобретение относится к области вычислительной техники и может быть использовано для арбитража в системах обработки информации при организации передачи данных от абонентов к устройству общего пользования. Техническим результатом изобретения является повышение надежности и быстродействия устройства путем совмещения обслуживания запроса и поиска следующих запросов. Устройство содержит N каналов 11, 12, …, 1N, N запросных входов 141, 142, …, 14N, N выходов ответа канала 161, 162, …, 16N, элемент И 11 устройства, синхронный RS-триггер 12, m разрядный буферный регистр 13, k разрядный информационный выход 17, выход запроса обмена устройства 18, вход окончания обмена 19, вход разрешения работы 20, тактовый вход 21, вход начальной установки 22, при этом каждый канал 11, 12, …, 1N содержит элемент ИЛИ 8, двухвходовые мультиплексоры по m разрядов 9, (m+1) разрядный регистр 10 и узел анализа приоритета 2, причем каждый узел анализа приоритета 2 содержит первый элемент НЕ 3, второй элемент НЕ 4, второй элемент И 5, элемент ИЛИ 6, первый элемент И 7, элемент ИЛИ 6. 3 ил.

Изобретение относится к вычислительной технике, предназначено для суммирования двоичных чисел и может быть использовано в системах передачи и обработки информации для цифровой обработки сигналов, при решении комбинаторных задач. Техническим результатом являются уменьшение аппаратных затрат и расширение функциональных возможностей за счет суммирования массивов данных и контроля общей суммы данных с заданным порогом. Устройство содержит древовидную структуру сумматоров, элемент ИЛИ и компаратор, причем информационные входы данных многовходового сумматора объединены в М групп n-разрядных внешних входов устройства, (М-1) n-разрядных сумматоров древовидной структуры объединены в к каскадов (k=]log2M[большее целое), первый каскад содержит [М/2] (целая часть) сумматоров, второй каскад содержит [М/4] сумматоров,…, i-й каскад содержит [М/2i] сумматоров (i=3, 4,…, k-1),…, k-й каскад содержит один сумматор, сигналы переносов сумматоров каскадов и выход компаратора, который сравнивает вычисленную сумму массива входных данных с заданным порогом, объединяются по ИЛИ и формируют выходной сигнал превышения порога. 1 ил.

Изобретение относится к вычислительной технике. Техническим результатом изобретения является повышение надежности устройства и увеличение быстродействия устройства. Устройство содержит генератор тактовых импульсов (ГТИ) 1, триггер разрешения 2, триггер готовности результата 3, группу счетчиков 41, 42, …, 4m, матрицу (m×n) триггеров 511, …, 5mn, матрицу (m×n) групп первых элементов И 611, …, 6mn, группу первых сумматоров 71, 72, …, 7n, группу первых регистров 81, 82, …, 8n, группу первых схем сравнения 91, 92, …, 9n, второй элемент И 10, второй сумматор 11, вторую схему сравнения 12, группу вторых регистров 131, 132, …, 13m, третий регистр 14, вход пуска 15, вход начальной установки устройства 16, группу первых выходов устройства 171, 172, …, 17m, второй выход устройства 18, третий выход устройства 19, группу четвертых регистров 201, 202, …, 20m, группу пятых регистров 211, 212, …, 21m, группу третьих схем сравнения 221, 222, …, 22m. 1 ил.

Изобретение относится к вычислительной технике, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является упрощение устройства за счет использования однотипных элементов, регулярной структуры и связей, упрощение увеличения разрядности входной информации. Устройство содержит буферы с тремя состояниями с прямым и инверсным входами разрешения, n разрядов входного двоичного числа, (k+1) разрядов выходного двоичного кода (k=[log2n] меньшее целое), причем буферы с тремя состояниями объединены в пирамидальную структуру, состоящую из (m-1) ступеней (m=]log2n[большее целое) и выходного блока, содержащего k буферов с тремя состояниями с инверсным входом разрешения и k буферов с тремя состояниями с прямым входом разрешения, при этом каждая i-я ступень (i=1,…, (m-1)) содержит 2i-1 буферов с тремя состояниями с инверсным входом разрешения и 2i-1 буферов с тремя состояниями с прямым входом разрешения. 2 ил., 1 табл.

Изобретение относится к автоматике и вычислительной технике. Техническим результатом является увеличение быстродействия и надежности устройства, уменьшение аппаратных затрат, расширение функциональных возможностей в части возможности задания допустимого количества исходных заготовок в каждом каскаде. Устройство для решения задач целочисленного линейного программирования содержит генератор тактовых импульсов 1, триггеры разрешения 2, готовности результата 3, группы из n счетчиков 41, 42, …, 4n (n - число возможных вариантов разрезания заготовок длиной L), n третьих регистров 51, 52, …, 5n, n третьих схем сравнения 61, 62, …, 6n, k шестых регистров 71, 72, …, 7k, k третьих сумматоров 81, 82, …, 8k, k четвертых схем сравнения 91, 92, …, 9k, k каскадов 101, 102, …, 10k (k - количество типов различных исходных заготовок), элемент И 11, группы из m*n первых регистров 1211, …, 12mn (m - общее число типов требуемых различных типов заготовок), m*n четвертых сумматоров 1311, …, 13mn, m*n седьмых регистров 1411, …, 14mn, m первых сумматоров 151, 152, …, 15m, m первых схем сравнения 161, 162, …, 16m, m вторых регистров 171, 172, …, 17m, m восьмых регистров 181, 182, …, 18m, n четвертых регистров 191, 192, …, 19n, n пятых сумматоров 201, 202, …, 20n, n девятых регистров 211, 212, …, 21n, второй сумматор 22, пятый регистр 23, вторую схему сравнения 24, входы пуска 25 и сброса 26 устройства, первый 27, вторые 281, 282, …, 28n, третьи 291, 292, …, 29n и четвертые 30 выходы устройства. 1 ил., 3 табл.

Изобретение относится к вычислительной технике и может быть использовано для моделирования задач о назначениях при распределении n исполнителей для выполнения n работ. Техническим результатом изобретения является повышение надежности устройства, уменьшение аппаратных затрат и увеличение быстродействия устройства. Устройство для решения задач о назначениях содержит генератор тактовых импульсов (ГТИ) 1, триггер разрешения 2, триггер готовности результата 3, группу из n счетчиков 41, 42, …, 4n, группу из n дешифраторов 51, 52, …, 5n, группу из n*n первых регистров 611, …, 6nn, группу из n*n блоков элементов И 711, …, 7nn, группу из n блоков первых элементов ИЛИ 81, 82, …, 8n, группу из n блоков вторых элементов ИЛИ 91, 92, …, 9n, элемент И 10, сумматор 11, схему сравнения 12, группу из n вторых регистров 131, 132, …, 13n, третий регистр 14, вход пуска устройства 15, вход сброса устройства 16, первый выход устройства 17, второй выход устройства 18, группу из n третьих выходов устройства 191, 192, …, 19n. 1 ил., 2 табл.

Изобретение относится к вычислительной технике и может быть использовано для построения вычислительных систем с повышенной достоверностью получения результатов

Изобретение относится к вычислительной технике и предназначено для моделирования процесса заполнения рюкзака (контейнера, баржи, транспортного самолета и т.п.) различными предметами таким образом, чтобы суммарная стоимость заполненного рюкзака была бы максимальной при ограничении на суммарный вес всего рюкзака

 


© Патентный поиск, поиск патентов на изобретения - FindPatent.RU 2012-2024
Политика конфиденциальности
Наверх