Аналого-цифровой преобразователь

 

Союз Советскнк

Социалистических

Республик юв 1001461 (61) Дополнительное к авт. сеид-вур )уд gw з

Н 03 К 13/17 (22) Заявлено 1cL0181 (21) 3241285/18-21 с присоединением заявки ¹â€” (23) ПриоритетГосударственный комитет

СССР по делам изобретений н открытий

Опубликовано 28,02.83. Бюллетень HP 8

Дата опубликования описания 280283 (53) УДК 681. 325. (088. 8) (72) Автор изобретения

A.Т. Эеленин (71) Заявитель (54 ) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ о

Изобретение относится к автоматике и вычислительной технике и может быть использовано в -системах обработки информации и контроля. 5

Известна схема аналого-цифрового преобразователя (АЦП) поразрядного кодирования с обратной связью, в цепи которой включен преоброэователь код - напряжение (ПКН) . Основными узлами такого АЦП являются ПКН, схема сравнения, устройство управления,. содержащее регистр выходного кода и схе,му формирования поразрядных тактов 1).

Недостатком аналога является низкая точность преобразования.

Известен преобразователь напряжения в код, содержащий генератор импульса, триггер, ключ, источник на-, пряжения с весОм, нуль-индикатор, узел формирования запуска, вентили, распределитель импульсов, регистр управления цифро-аналоговый преобразо-! ватель и овяэи между ними (2)

Недостатком его является то, что возможны сбои при преобразовании пеI риодическйх сигналов.

Цель изобретения — повышение точности преобразования как постоянных, так и периодических импульсных напряжений.

Поставленная цель достигается тем,, что в аналого-цифровой преобразователь, содержащий преобразователь коднапряжение, выход которого соединен с первым входом первого блока срав.нения, а вход через регистр управления соединен с выходом элемента

И, второй вход первого блока сравнения соединен с шиной входного напряжения, введены второй блок сравнения, триггеры памяти сигналов сравнения и наличия входного напряжения, триггер управления и счетчик формирования длительности такта, дешифратор, триггер формирования одиночного синхроимпульса, причем выход первого блока .сравнения.соединен с входом триггера памяти сигнала сравнения, выход которого соединен с входом управления ре гистра управления, 3-вход — с т,1— выходом дешифратора, С вход" соедийен с шиной синхронизации и с С входами триггеров памяти сигналов сравнения и наличия входного напряжения, триггера управления, триггера формирования одиночного синхроимпульса, счетчика формирования длительности такта и первым входом элемента И, а К-вход соединен с К-входом триггера управления и с -выходом дешифратора, g> -вы1001461 ход которого соединен с 3-входом тригФ I 3 гера управления, а (, -выход соедин новку в 1 триггеров 3 и

Ъ инеи превышении 0 з анно р б при с вторым входом элемента И К0 g ад ого минимальнотриггера формирования о и -входом го уровня ко и е ния одиночного син - Блок 1 фо ми д руемого напряжения b U . хроимпульса вход ф

1 же дешифратора со- новку в 1 тригге а 4 и формирует разрешение на устаединен с выходами первого и второго 5 разрядов счетчика формирования длищ< yg. В cocTORHHH 1 ге 3 аз и тригтельн и- гер разрешает счет импульсов часто льности такта, выход старшего раз- ты 1О счетчику 5 кото ый ряд а которого соединен с К- входом триггера наличия входного напряжения длительность такта кодирования. Выи 3-входом триггера формир — 10 ходы 1-го и 2-го аэ я о

1- = p д в счетчика 5 ночного синхроимпульса а ования оди- поданы на вхо е д д шифратора 7, котодинан с инверсным вых ьса, а -вход сое- рый форми ет по одом триггера па стробы 4

РУ порядку временные яти входно о напряжения 3 — — состоя

-вход кото-, соответствует нулево рого соединен с входом триггера управ- разрядов счетчика 5. му состоянию 1-ro ления и выходом второго блока сравне- 15 П и ри установке в 1 старшего ния, первый вход которого соединен с разряда счетчика 5 по шиной минимального кодируемого напрясчетчика 5 подается раэрешежения, а второй вход с шиной входного ние на установк в 0

У 0 триггера 3, При наличии разрешения с выхода напряжения, причем выход триггера уп- блока 2 триггер 3 устанавливается в равления соединен с третьим входом 0 только н только на период частоты о и элемента И, четвертый вход которого далее снова устанавливается в 1 соединен с выходом триггера. формироI и счетчик 5 начинает формирование нования одиночного синхроимпульса а ного такта, При отсутствии разрешения выход соединен с синхровходом Регист с выхода блока 2 триггер 3 устанавлира управления, нход установки кото- „ ваетс вается в 0 и остается в состоярого подключен к шине начала преобразования. нии 0 до поступления нового разрешения с выхода блока 2.

На чертиже представлена электри- триггер 3 з апреи поддерживает цифрового р бразователя . ци рового преобразователя. осуществляет запоминание разрешения

Преобразователь содержит блоки 1 и 2 сравнения, триггеры 3 и 4 памяти с выхода блока в стробе g1, т.е. факт соответственно наличия входного на- выполнения условия U пряжения и сигналов сравнения счетПКн (зМ . сРавнения счет . 1риггер 6 осуществляет запоминание чик 5 формирования длительности так- разрешения с выхода блока 2, т,е. та, триггер б Управления, дешифратор 7 35 факт наличия () в тр б . у акт наличия в стробе ъg. Установ" триггер 8 формирования одиночного син- ка в "0" триг герон 4 и б и б производится хроимпульса,элемент 9 И, регистР 10 в стробе bо . управления (РУ), преобразователь 11 код — напряжение. При запоминании разрешения с выУстройство работает следующим об- 40 хода блока 2 триггер б устанавливаетразом. ся в 1 и дает разрешение Ма выПосле подачи сигнала начало пре- дачу импульсов элементов 9 по строобраэования (НПР) все разряды РУ, бу, После выдачи одиночного импульв том чи ле и старший устанавливают- са в стробе Ь триггер 8 устанавливася в состояние 0 . По первому 45 ется н 0 и закрывает элемент 9. синхроимпульсу (СИ) после подачи НПР При поступлении разрешения со старстарший разряд устанавливается в со- шего разряда счетчика 5 триггер 8 стояние 1 . СИ в РУ поступают не сйова устанавливается в 1 и выпостоянно, а в каждом такте форми- дает разрешение на элемент 9 для вы-

Руется одиночный СИ только при усло- дачи нового импульса в очередном таквии наличия кодирующего напряжения те. Запоминаемый сигнал сравнения с в момент его сраннения с запря- триггера 4 и сформированный импульсы жением U >K> . Результат сравнения элемента подаются в РУ 10. Сигнал надля каждого такта кодирования запо- личия входного напряжения в каждом минается. В отсутствии же кодируемого такте запоминается после запоминания напряжения в момент сравнения в дан- 55 сигнала сравнения, что исключает выданом такте СИ не формируется, и АЦП чу ложных сигналов сравнения. Устапрерывает процесс кодирования, сох- новка в 0 по сигналу начала прераняя неизменным предыдущее состоя- образования старшего разряда регис — . ние разрядов РУ. тра 10 и последующая его установка

Процесс кодирования продолжается 60 в 1 по первому импульсу исключает при ноных поступлениях кодируемого влияние сигнала начала преобразованапряжения Ue> до выдачи сигнала ко ния, который поступает в произвольные нец пРеобразования. Кодируемое напря- моменты времени относительно синхрожение Up подано на блоки 1 и 2. импульсов, на длительность такта

Блок 2 формирует разрешение на уста- 5 старшего разряда регистра 10. При

1001461

Формула изобретения

ННИИПИ Заказ 1444 74 Тираж 934 Подписное

Филиал IIIIII "Патент",г.ужгород,ул,Проектная,4 этом заданная длительность такта старшего разряда сохраняется, что исключает погрешность от незаконченных переходных процессов в узлах АЦП.

Таким образом, в преобразователе осуществляется кодирование как постоянных так и импульсных периодических напряжений.

Аналого-цифровой преобразователь, содержащий преобразователь код — напряженце, выход которого соединен с первым входом первого блока сравнения, 15 а вход через. регистр управления соединен с выходом элемента И, второй вход первого блока сравнения соединен с шиной входного напряжения, о т л ич ающи и с я тем, что, с целью повышения точности преобразования как постоянных, так и переодических импульсных напряжений, в него введены второй блок сравнения, триггеры памяти сигналов сравнения и наличия 25 входного напряжения, триггер управления и счетчик формирования длительности такта, дешифратор, триггер формирования одиночного синхроимпульса, причем выход первого блока сравнения соединен с входом триггера памяти сигнала сравнения, выход которого соединен с входом управления регистра управления, 3-вход — с Ь -выходом де ÅðàToðà С-вход соединен с шиной 35 синхронизации и с С-входами триггеров памяти сигналов сравнения и наличия входного напряжения, триггера управления, триггера формирования одиночного синхроимпульса, счетчика формирования длительности такта и первым входом элемента И, а К-вход соединен с К-входом триггера управления и выходом дешифратора,

И, четвертый вход которого соединен с выходом триггера формирования одиночного сннхроимпульса, а выход со-.. единен с синхровходом регистра управления, вход установки которого подключен к шине начала преобразования.

Источники информации, принятые во внимание при экспертизе

1. Гитис Э.И. Преобразователи информации для электронных цифровых вычислительных устройств. М., 1975, с. 298.

2. Авторское свидетельство СССР

Р 365829, кл. Н 03 К 13/17, 25.12.70.