2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок прерываний содержит компаратор, два элемен1012235
10 та И и два триггера, причем установочный вход первого триггера соединен с выходом первого элемента И, синхро низирующий вход - с первым входом второго элемента И и первым входом блока, информационный вход - с первым выходам компаратора, а выходс вторым выходом блока, установочный вход второго триггера соединен с выходом второго элемента И; синхронизирующий вход — с первым входом первого элемента И и вторым входом блока выход - с первым выходом блока, а информационный вход — с вторым выходоМ компаратора, третий и четвертый выходы которого соединены соответственно с вторыми входами первого и второго элЕментов И, а группа входов— с группой входов блока.
3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок связи с магистралью содержит блок памяти, два регистра адреса, два регистра данных, два элемента И, элемент ИЛИ, два триггера, два элемента задержки, элемент НЕ, компаратор адреса и генератор импульсов, причем выход генератора импульсов .соедийен с синхро-. низирующим входом первого триггера и через элемент НЕ с синхронизирую« щим входом второго триггера, выход которого соединен с синхронизирующими входами первых регистров адреса и данных и элемента И, входом первого элемента задержки и с установочным входом первого триггера, выход которого соединен с синхронизирующими. входами вторых регистров адреса и дан» ных и элемента И, входом второго элемента задержки и с установочным входом второго триггера, группа входов блока памяти соединена с группами выходов первого и второго регистров адреса и с группой адресных выИзобретение относится к вычислительной технике и может быть использовано в вычислительных системах для сопряжения ЭВМ с каналами связи.
Известны устройства для обмена информацией, содержащие дешифратор, режима, регистр адресов, блЬк коммутации, блок связи.с каналом, блок формирования обменных сигналов, блок приема, блок управления, буферный регистр и блок выдачи информации (1 ), Недостатком этих устройств явля ются ограниченные функциональные возможности. ходов блока, группа входов-выходов— с первыми входами-выходами первого и второго регистров данных, а вход— с выходом элемента ИЛИ,.первый и второй входы которого соединены соответственно с выходами первого и второго элементов И, группа входов первого регистра адреса, выход первого элемента задержки, группа входов первого элемента И, второй вход-выход первого регистра данных и информационный вход второго триггера соединены соответственно с первой . группой адресных входов, первым выходом, группой управляющих входов и первыми группой информационных входоц;выходов и входом блока, группа входоввторого регистраадреса,выход второгоэлемента задержки,информационный вход второго элемента И, второй вход-выход второго регистра данных соединены соответственно а вторыми группой адресных входов, выходом, входом и группой информационных входов-выходов блока, информационный вход первого. триггера соепинен через компаратор адреса с второй группой адресных входов блока, управлякщие входы первого и второго регистров данных подключены соответственно к группе управляющих входов и второму входу блока.
4. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок связи с линиями содержит линейный дешифратор и группу линейных согласователей, причем вход линейного дешифратора соединен с входом блока, à группа выходов - с управляющими входами линейных согласователей группы, первые и вторые входы-выходы которых являются соответственно первой и второй группами входов-выходов блока.
Наиболее близким к предлагаемому .является устройство для обмена информацией, содержащее генератор тактовых импульсов, управляющий дешифратор ввода-вывода, блок памяти, линейный блок ввода-вывода и блок микропрограммного управления, группа адресных выходов которого через шину адреса соединена с группами входов управляющего дешифратора, дешифратора ввода-вывода и адресными группами входов блока памяти и линейного блока ввода-вывода, группа информацион- ных входов-выходов через шину данных
1012235 с первой группой информационных входов-выходов линейного блока вводавывода и группой информационных входов-выходов блока памяти, группа управляющих выходов - через шину управления с группами управляющих 5 входов блока памяти и линейного блока ввода-вывода, тактовый вход — с выходом генератора тактовых импульсов, а синхронизирующий вход — с первым выходом управляющего дешифратора, 30 второй и третий выходы которого соединены соответственно с синхронизирующими входами блока памяти и дешифратора ввода-вывода, первый выход которого соединен с входом линейного 15 блока ввода-вывода (2 J.
Недостатком этого устройства является ограниченная область применения, вследствие чего оно не может быть использовано в иерархических системах передачи данных, так как может организовывать связи с внешними устройствами только через. линейные устройства ввода-вывода с одинаковой приоритетностью связи для каждого канала и не может по этой причине обеспечить обмен с высокой скоростью с системой высшего уровня.
Цель изобретения — расширение области применения устройства.
Поставленная цель достигается тем, 30 что в устройство, содержащее генератбр тактовых импульсов, управляющий дешифратор, дешифратор, ввода-вывода, блок памяти, линейный блок вводавывода и блок микропрограммного управления, группа адресных выходов которого через шину адреса соединена с группами входом -дешифратора вводавывода и управляющего дешифратора и адресными группами входов блока 40 памяти и линейного блока ввода-вывода, группа информационных входоввыходов — через шину данных с первой группой информационных входов-выходов линейного блока ввода-вывода 45 и группой информационных входов-выходов блока памяти, группа управляющих выходов — через шину управления с группами управляющих входов блока памяти и линейного блока ввода-выво- 50 да, тактовый вход — с выходом генератора тактовых импульсов, а синхронизирующий вход — с первым выходом управляющего дешифратора, второй и третий выходы которого соединены соответственно с синхронизующими; входами блока памяти и дешифратора ввода-вывода, первый выход которого соединен с входом линейного блокаввода-вывода, введены блок прерываний: блок связи с магистралью, блок регистров и блок связи с линиями, причем первая группа входов-выходов блока связи с линиями соединена с второй группой входов-выходов линейного блока ввода-вывода, вторая 65 группа входов-выходов — с группой линейных входов=выходов устройства, а вход — с выходом блока регистров, вход которого соединен с вторым выходом дешифратора ввода-вывода, группа информационных входов-выходов и группа управляющих входов соединены соответственно через шину данных и шину управления с группами информационных входов-выходов и управляющих выходов блока микропрограммного управления и с первыми группой информационных входов-выходов и группой управляющих входов блока связи с магистралью, первая группа адресных входов которого соединена через адресную шину с группой адресных выходов блока микропрограммного управления, группа адресных выходовс группой входов блока прерывания, первые вход и выход — соответственно с четвертым выходом и вторым вхо- дом управляющего дешифратора; первый вход блока прерываний через шину управления, а первый выход непосредст-. венно соединены соответственно с группой управляющих выходов и управляющим входом блока микропрограммнос го управления, вторые вход и выход блока прерывания и вторые вход, выход, группа адресных входов и .группа информационных входов-выходов блока связи с магистралью соединены с соответствующими группами магистральных входов-выходов устройства.
Блок прерываний содержит компара . тор, два элемента И и два триггера, причем установочный вход первого триггера соединен с выходом первого элемента И, синхронизирующий входс первым входом второго элемента И и первым входом блока, информационный вход — с первым выходом компаратора, а выход — с вторым выходом блока, установочный вход второго триггера соединен с выходом второго элемента И, синхронизирующий вход— с первым входом первого элемента И, и вторым входом блока выход - с первым выходом блока, а информационный вход — с вторым выходом компаратора, третий и четвертый выходы которого соединены соответственно с вторыми входами первого и второго элементов И, а группа входов - с группой входов блока.
Блок связи с магистралью содержит блок памяти, два регистра адреса, два регистра данных, два элемента И, элемент ИЛИ, два триггера, два эле- мента задержки, элемент НЕ, компаратор адреса и генератор импульсов, причем выход генератора импульсов соединен с синхронизирующим взводом первого триггера и через элемент
НЕ с синхронизирующим входом второго триггера, выход которого соединен с синхронизирукицими входами первых
1012235 регистров адреса и данных и элемента
И, входом первого элемента задержки и с установочным входом первого триггера, выход которого соединен с синхронизирующими входами вторых регистров адреса и данных и элемента И, входом второго элемента задержки и с установочным входом второго триггера, группа входов памяти соединена с группами выходов первого и второго регистров адреса и с группой адресных выходов блока, группа входов-выходов — с первыми входамивыходами первого и второго регистров данных, а вход — с выходом элемента
ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и второго элементов И, группа входов первого регистра адреса, выход первого элемента задержки, группа входов первого элемента Й, второй вход-выход первого регистра данных и информационный вход второго триггера соединены соответственно с первой группой адресных входов, первым выходом, группой управлянхцих входов и первыми группой информационных входов-выходов и входом блока, группа входов второго регистра адреса, выход второго элемента задержки, информационный вход второго элемента
И, второй вход-выход второго регистраЗ0 данных соединены соответственно с вторыми группой адресных входов, выходом, входом и группой,информационных входов-выходов блока, информационный вход первого триггера соединен 35 через компаратор адреса с второй группой адресных входов блока, управляющие входы первого и второго регистров данных подключены соответственно к группе управляющих входов и второму40 входу блока.
Блок связи с линиями содержит линейный дешифратор и группу линейных согласователей, причем вход линейного дешифратора соединен с входом блока, 4» а группа выходов — с управляющими входами линейных согласователей группы, первые и вторые входы-выходы которых являются соответственно первой и второй группами входов-выходов блока.
На фиг.1 представлена блок-схема устройства, на Фиг.2-5 — функциональ-. ные схемы блока связи с магистралью, блока прерываний, блока микропрограммного управления и линейного блока ввода-вывода.
Устройство содержит (фиг.1) генератор 1 тактовых импульсов, блок 2 микропрограммного управления, имеющий тактовый З,и синхронизирующий
4 входы, блок 5 прерываний с вторым 60 входом 6, группой входов 7, первыми входом 8 и выходом 9 и вторым выходом
10, блок,11 связи,с магистралью, второй вход 12, группы адресных входов
13, инФормациОнных входов-выходов 65
14 и выход 15 которого предназначены для связи с внешней магистралью, а первые вход 16 и выход 17 являются входом выборки и выходом синхронизации, линейный блок 18 ввода-вывода, второй вход-выход которого соединен последовательно с магистралью 19 блока 20 связи с линиями для последовательного ввода-вывода на линейные согласователи 21, вторые входы-выходы 22 которых являются линейными входами-выходами устройства, линейный дешифратор 23, блок 24 регистров, дешифратор 25 ввода-вывода, блок
26 памяти, управляющий дешифратор
27. На фиг.1 указаны также шины управления 28, данных 29 и адреса 30.
Блок 11 связи с магистралью (фиг.2) содержит блок 31 памяти, второй и первый регистры 32 и 33 адреса, второй и первый регистры 34 и 35 данных, второй и первый элементы И 36 и 37, элемент ИЛИ 38, триггеры 39 и 40, второй и первый элементы 41 и 42, задержки, компаратор 43 адреса, генератор 44 импульсов и элемент НЕ 45.
Блок 11 связи с магистралью представляет собой оперативно-запоминающее устройство, предназначенное для хранения и накопления массивов приема.передачи и для информационной связи с системой верхнего уровня через внешнюю-магистраль, и имеет каналы обращения как со стороны внешней магистрали, так и со стороны внутренней магистрали. Его регистры 32, 33, 34 и 35 могут быть выполнены, например, на базе трехстабильных регистров (буферов).
Распределение во времени циклов обращения к блоку 11 осуществляется триггерами 39 и 40, единичное состояние которых определяет прохождение сигналов адреса, данных и управления на вход блока 31 памяти. Триггеры 39 и 40 соединены таким образом, что их одновременное единичное состояние исключается. Если состояние триггера 39 соответствует единичному, то сигнал с выхода этого . триггера, поступая на установочный вход триггера 40, удерживает его в нулевом состоянии,и наоборот.
Распределение во времени включения триггеров осуществляется взаимоинверсными сигналами, поступающими с генератора 44 с использованием элемента НЕ 45 на их входы синхронизации. Сигналы, указывающие на начало цикла обращения, поступают на информационные входы триггеров. Сигнал обращения со стороны внешней магистрали формируется на выходе компаратора 43 в зависимости от состояния входоь 13, соединенных с шиной адреса. Наличие компаратора 43 определяется различной адресной емкостью . шины адреса и блока 31 памяти. Боз1012235
45 можная емкость блока 31 памяти является частью всего массива системы . верхнего уровня. Например, для организации адресации к возможному массиву памяти системы верхнего уровня, равной 64 килослова".„ необходима шест-. 5 надцатиразрядная шина адреса (входы
13), а емкость блока 31 памяти составляет 1 килослово, для адресации к которой необходимо всего лишь десятиразрядная шина адреса. Оставши- )0 еся шесть разрядов адреса являются как бы номером части всего возможного массива н сравниваются с заранее заданным номером в компараторе 43 адреса. При совпадении заданного 15 номера с номером, соответствующим состоянию шины адреса, на выходе компаратора 43 формируется сигнал выборки. Если состояние триггера 40 соответствует нулевому состоянию, то триггер 39 по фронту синхросигна— ла устанавливается в единичное состояние, Сигнал с выхода этого триггера, поступая на входы регистра 34 данных элемента И 36, регистра 32 адреса и элемента 41 задержки, разрешает прохождение сигналов адреса, управления и данных на входы блока
31 памяти и формирование известительного сигнала внешней магистрали. Сигнал по входу 12 с шины управле- 30 ния внешней магистрали определяет направление движения данных через регистр 34 (записи или чтение).
Если состояние триггера 40 соответствует единичному состоянию, то 35 установка триггера 39 задерживается до установки триггера 40 в нулевое состояние, задерживая тем самыьл известительный сигнал на выходе 15 для внешней магистрали и прохожде- 40 ние сигналов адреса, управления и данных.
Признаком обращения к блоку 11 со стороны внутренней магистрали является сигнал выборки на входе
16. Работа блока 11 в последующем цикле аналогична, за исключением того, что в данном цикле участвуют. регистры 33 и 35, элемент 42 задержки и элемент 37.
Выход блока 11 предназначен для сигнализации об адресе выбираемой . ячейки из блока 31 памяти.
Блок 5 прерываний (фиг. 3) содержит компаратор 46, два элемента
И 47, и 48, и два триггера 49 и 50.
Блок 5 прерываний предназначен для формирования сигналов прерывания в.сторону внешней магистрали через выход 10, а в сторону блока 2 микропрограммного управления — через выход60
9, и осуществляет синхронизацию начала и окончания процесса приемапередачи устройства при работе с внеш.ней магистралью. Формирование сигналов прерывания осуществляется по ко- 65 ду адреса обращения к блоку 11 и в зависимости от режима обращения (чтение запись). . Из всего. массива памяти блока 11 выделены два адреса (две ячейки).
К и Y, которые выполняют функции ячейки состояния (Y) и ячейки команды p) . Формирование сигналов, соответствующих обращению к одной из ячеек, осуществляется компаратором 46 методом сравнения кода текущего адреса обращения с заранее определенными кодами. Коды текущего адреса обращен ния поступают на входы 7 с выхода блока 11.
Если производится обращение к ячейке Х, то на выходах компаратора
46, соединенных с элементом И 48 и триггером 50, формируется сигнал, н в зависимости от наличия сигнала на входах 6 или 8 триггер 50 устанавливается либо в единичное, состояние, либо в нулевое. Следовательно, если производится обращение к ячейке со стороны внешней магистрали, триггер 50 устанавливается в единичное состояние (формируется сигнал прерывания в сторону блока 2 микропрограммного управления), если производится обращение к ячейке Х со сТороны внутренней магистрали, триггер 50 устанавливается в нулевое состояние (сбрасывается сигнал прерывания в сторону блока 2) °
При обращении к ячейке Y управление триггером 49 (сигналы прерывания в сторону внешней магистрали) осуществляется аналогично только с использованием элемента И 47.
Блок 2 микропрограммного управления (фиг.4) содержит буферный регистр (буфер) 51 данных. арифметическологический узел (MIX) 52, регистР
53 команд, блок 54 регистров общего назначения, формирователь 55 тактовых импульсов, дешифратор 56 команд, счетчик 57 команд, регистр 58 адреса, регистр 59 выходных сигналов, регистр
60 входных сигналов, буферный регистр (буфер) 61 адреса.
Блок 2 предназначен для реализации программы хранящейся в блоке 26 памяти, в результате выполнения которой производится координация работы блоков устройства. Блок 2 выполняет определенный список команд, включающий в себя команды чтения-записи, логической и арифметической обработки данных, условных и безусловных ветвлений.
АЛу 52 обеспечивает обработку двоично-кодированных данных.
Блок 54 регистров общего назначения предназначен для хранения и выдачи данных, участвующих в процессе обработки и выполнения заданной команды.
1012235
Регистр 53 команд предназначен для приема кода команды, поступающего в блок 2, и хранения его в течение выполнения команды.
Дешифратор 56 команд расшифровывает код команды и вырабатывает 5 микрооперации управления в соответствии с полученной командой °
Счетчик 57 команд предназначен для приема, Формирования и хранения текущего адреса команды. 10
Регистр 58 адреса предназначен для приема и хранения адреса (команды или внешнего блока) и выдачи его на буфер 61 адреса в течение цикла обращения к внешним блокам. 15
Формирователь 55 тактовых импульсов предназначен для выработки так-. товых импульсов, синхронизирующих работу блока.
Буфер 51 данных представляет собой двунаправленные трехстабильные схемы, предназначенные для определения направления движения данных при обмене информацией с внешними блоками.
Регистр 59 выходных сигналов предназначен для формирования сигналов управления внешними блоками (в данном случае запись-чтение).
Регистр 60 входных сигналов предназначен для фиксации входных управ- З0 ляющих сигналов, обеспечивающих работу блока с внешними блоками.
Цикл работы блока всегда начинается с чтения команды по адресу, сформированному в счетчике 57 команд,35 которая дешифрируется дешифратором
56 команд, на выходе которого формируются сигналы управления, определяющие последовательность прохождения адресных и информационных данных, например, при выполнении команд чтения-записи, адрес внешнего блока из командного слова поступает в буфер
61 адреса, формируется управляющий сигнал чтение-запись и определяется 45 направление движения данных через буфер 51 данных. Затем в зависимости . от состояния входных сигналов, фиксируемых регистром 60 входных сигналов, блок переходит в режим ожидания окончания цикла обмена. После окончания обмена формируется следующий адрес команды. Команды условных или безусловных ветвлений управляют состоянием счетчика 57 команд на основании информации, полученной ранее
55 или в текущей команде.
1. В зависимости от области применения предлагаемого устройства линейные согласователи 21 (количество которых зависит от необходимого., количества каналов связи устройства) могут представлять собой либо электрон,ный ключ, работающий на телеграфный канал, либо стандартный модулятордемодулятор при работе на телефонный канал.
Управляющий дешифратор 27 предназначен для формирования сигналов выборки на основании сигналов шины
30 адреса, обращения к блоку 11 связи с магистралью, к блоку 26 памяти и к линейным согласователям 21, а также для формирования сигнала готовности блоку 2 микропрограммного управления при поступлении от блока
11 известительного сигнала по выходу 17.
Дешифратор 25 ввода-вывода формирует сигналы выборки либо линейного блока 18, либо блока 24 регистров.
Распределение адресов шины 30 при обращении к блокам может быть следующим:
Линейный блок 18 ввода-вывода (фиг.5) содержит буферный регистр (буфер) 62 данных, регистр 63 команд 60 и режимов, сдвиговый регистр 64, предназначенный для передачи информации, регистр 65 состояния; сдвиговый регистр 66, предназначенный для приема информации, дешифратор 67.
Линейный блок 18 ввода-вывода предназначен для приема и передачи последовательных данных. Преобразование последовательного кода в параллельный код данных и наоборот производится в сдвиговых регистрах 66 и 64 соответственно. Синхронизация окончания преобразования осуществляется через регистр 65 состояния, соответствующий разряд которого определяет готовность линейного блока 18 либо к приему, либо к передаче очередного слова данных.
Регистр 63 команд и режимов предназначен для определения начала прие-., ма или передачи в процессе работы устройства.
Формирование сигналов выборки одного из регистров осуществляется дешифратором 67 на основании информации, поступающей по шинам 30 адреса, и при наличии управляющего сигнала на шине 28 управления.
Направление. движения данных по шине 29 через буфер 62 определяется сигналами управления на шине 28 при наличии сигнала выборки на шине 30.
Шины для передачи последовательных данных и сигналов синхронизации преобразования образуют магистраль
19 приема-передачи.
Блок 24 регистров предназначен для хранения номера одного из линейных согласователей, поступающего на линейный дешифратор 23, на выходе которого формируется сигнал выборки соответствующего линейного согласо- вателя 21.
1012235
15 14 13 12 11 10 9 8 7 б 5 4 3 2 1 0 адреса ячеек блока 31 памяти и ячеек блока 26 памяти, : номер регистра в линейном блоке 18 и в блоке 24 регистров, 0 — обращение либо к линейному блоку 18 ввода-вывода, 1 - обращение к блоку 24 регистров, 00 - обращение к блоку 26памяти,10 -обращение к блоку 11 связи смагистралью, 11 — обращение к линейным согласователям 21.
Подробное распределение разрядов адресных сигналов шины 30 позволяет равномерно распределить нагрузку цепей этой шины.
Устройство работает следующим образом.
В исходном состоянии блок 2 находится в ожидании сигнала прерывания с выхода 9, Ожидание сигнала прерывания соответствует ожиданию устройством команды (запись в ячейку )(блока 11) со стороны внешней магистрали для организации цикла приемапередачи. Поэтому прежде чем выдать команду устройству со стороны внешней.магистрали, необходимо в блоке
31 памяти подготовить нужную информацию. Если необходимо передать массив информации, то формируется соответ- 35 ствующий массив в заранее определенной области и в фиксированной ячейке записывается номер канала связи.
Блок 5 прерываний формирует сигнал прерывания, и блок 2 начинает выпол- 4О нять программу, хранящуюся в блоке
26 памяти. Алгоритм организации приема-передачи (вид протокола, форматы посылок, способ контроля и т.д.) может быть различным и определяется 45 программой, хранящейся в блоке 26 памяти. Для примера приводим алгоритм приема-передачи при работе в полудуплексном синхронном режиме, учитывая, что на другом конце канала связи стоит внешнее устройство, работающее по аналогичному протоколу. Блок
2, восприняв сигнал прерывания с.блока 5, производит чтение с фиксированной ячейки блока 31 памяти, содержащей номер канала связи, записывает его в блок 24 регистров, выбрав тем самым соответствующий линейный согласователь 21 ° Затем читает ячейку Х (сбрасывая тем самым сигнал прерывания ), анализирует полученную 60 команду и в случае передачи записывает в регистр 63 команды и режим линейного блока 18 ввода-вывода ко манду, настраивающую его на передачу, и начинает передавать хранящийся 65 в памяти массив данных..Перед выдачей в передатчик каждого слова данных читается регистр 65 состояния линейного блока 18 и анализируется его готовность для передачи. Й момент передачи в блоке 2 к каждому слову может быть приформирована служебная информация для осуществления контроля данных в соответствии с выбранным методом контроля (например, приформировывается разряд четности или формируется циклический код остатка и т.п.).
После передачи всего массива блок
2 перестраивает линейный блок 18 на прием и, читая состояние регистра 65 состояния, организует ожидайие с внешнего устройства посылки данных, подтверждающей прием внешним устройством переданного массива. . Блок 2 при получении признака готовности приемника линейного блока
18 считывает данные, переданные внешним устройством, записывает в ячейку g блока 31 памяти слово, сигнализирующее систему верхнего уровня о завершении цикла приема-передачи, в котором формируются признаки .достоверности обмена.
После этого блок 2 снова переходит в режим ожидания сигнала прерывания (получение очередной команды с внешней магистрали).
Таким образом, предлагаемое устройство позволяет реализовать двусторонний обмен данными по нескольким каналам связи с использованием только одного линейного устройства вводавывода с различными протоколами, фор : матами и методами контроля, определяемыми только лишь программой, хранящейся в программной памяти, и позволяет организовать,. связь с системой верхнего уровня через внешнюю магистраль, организующей быстрый, наивысший по приоритету к остфльным каналам синхронизируемый ек по управлению, так и информационно дополнительный канал связи. ЭФо значительно расширяет область приме1012235
К Внешней магисярапи нения устройства и позволяет приме. нять его в составе современных быстродействующих универсальных вычислительных комплексах (УВК) четвертоro поколения. Кроме того, предлагаемое устройство позволяет повысить точность ведения процесса, например
АСУ ТП, в котором оно применяется.
ФАЗ
89
ВНИИПИ Заказ 2765/59 Тираж 704 Подписное.
Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4
