Логическое запоминающее устройство

 

союз советских соцИАлистичесних

Республин

П9) (П) gag G 11 C 15/00 (21) 3367942/18-24 (22) 23.12.81 (46) 23.04.83.. Бюл.915 (72). А.Ф. Кулаковский (53) 681.327(088.8) (56) 1. Патент США 9 3346844, .кл. 340«.146.2, опублик. 1967.

2. Авторское свидетельство СССР

9 858104, кл. G 11 С 15/00, 1979 (прототип). (54)(57) ЛОГИЧЕСКОЕ ЗАП(ЖИНАЮЩЕЕ.

УСТРОЙСТВО, содержащее накопители, .счетчики, формирователь эталонных импульсов, формирователь управляющих импульсов, генератор. импульсов, первую схему сравнения, пороговый элемент, регистры, первый элемент ИЛИ, первый триггер, первый дешифратор и первый элемент И, причем тактовый выход генератора импульсов соединен с первым входом формирователя управляющих импульсов, второй тактовый вход которого подключен к первому входу первого элемента ИЛИ, выход которого соединен со счетным входом первого счетчика, выходы которо-: го подключены .к информационным azoдам первого дешифратора и адресно ,входам первого накопителя, выход которого соединен с одним из входов . первой схемы сравнения, выход кото- . рой подключен к первому входу первого элемента И, выход которого соединен со счетным входом второго счет. чика, установочный вход которого подключен к первому входу первого элемента ИЛИ, выходы первого регистра:соединены с одними из входов поро гового элемента, выходы второго ре. гистра подключены к информационным входам первого и третьего счетчиков, выходы третьего счетчика соединены с адресными входами второго и третье го.накопителей, информационные входы .которых соединены соответственно с .первым и вторым выходами формировате ля эталонных импульсов, первый вход. первого элемента ИЛИ, информационный вход первого накопителя, входы перво-. го и второго регистров являются соот- ветственно входом синхронизации, информационным и установочными входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства,в него введены второй третий и четвертый триггеры, коммутаторы, четвертый и пятый счетчики, второй и третий элементы И, третий, четвертый, пятый, шестой и седьмой регистры, вторая схема сравнения и . второй элемент ИЛИ, прячем информа- . ционный вход первого триггера подключен к выходу порогового элемента, !8 другие входы которого соединены с прямыми выходами третьего регистра и входами четвертого регистра, входы второго триггера подключены к вы-. ходам первого дешифратора, а выход соединен с первьж входом первого ком- мутатора, выходы которого подключены соответственно ко второму входу"первого элемента ИЛИ и к управляющему .входу первого счетчика, информационные входы третьего регистра подключены к выходам второго счетчика,а инверсные выходы — к одним из входов четвертого счетчика, другие входы которого соединены соответственно с выходом первого элемента И и с первым выходом формироватвля управляющих импульсов, входом записи первого накопителя и нулевым входом третьего триггера, единичный вход которого подключен к выходу четвертого счетчи-,фЬ ка, а выход — к первому входу второго элемента И, выход которого соединен с управляющими входами третьего и пятого регистров, установочные входы которых подключены к выходу третьего элемента И и установочному входу пятого счетчика, выходы котороIro соединены с одними из входов вто101403б рой схемы сравнения и информационными входами пятого регистра, выходы которого подключены к,информационным входам шестого регистра, выходы седьмого регистра соединены с другими входами второй схемы сравнения, выход которой подключен к первому входу второго элемента ИЛИ, выход кото.рого соединен с установочными входами четвертого и шестого регистров, входом стробирования первого триггера и единичным входом четвертого триггера, выход которого подключен к первому входу третьего элемента

И, второй вход которого соединен с, установочным входом второго и счетным входом пятого счетчиков, первые входы второго и третьего коммутаторов подключены к первому входу Формирователя эталонных импульсов, третий выход которого соединен со входами считывания второго и третьего накопителей,, выходы которых подключены соответственно ко. вторым входам второго и третьЕго коммутаторов, выходы которых соединены соответственно с другим входом первой схемы сравнения и со вторым входом первого элемента И, второй выход формирователя управляющих импульсов подключен ко входам разрешения записи-считывания накопителей, третьи входы второго и третье2

10 сов 2 ).

Недостатком известного устройства является низкая надежность обусловленная тем, что в каждом тактовом интервале решения об обнаружении

20 комбинации принимаются независимо от решений в других тактовых интервалах; а также тем, что считываемые из первого и из второго накопителей, сигналы могут иметь взаимную задерж-.

25 ку на входах схемы сравнения, приводящую н появлению на ее выходе ложных сигналов срдвнения, и тем, что

Изобретение относится к вычисли,тельной технике, в частности к области запоминающих устройств, и может быть использовано для анализа комби, наций двоичного кода в заданном ин . тервале.

Известно логическое запоминающее устройство, которое содержит регистр сдвига входного сигнала, прямой выход каждого разряда которого соединен с первым входом одного иэ эле-. ментов И, выходы которых соединены с соответствующими шинами считывания запоминающего устройства (Зу) на маг« нитных сердечниках, в которое постоянно "зашиты" эталоны, а вторые входы объединены, между собой и на них поданы импульсы считывания, при-. чем выходы ЭУ подключены к пороговым устройствам . $1).

Недостатками этого устройства являются его сложность и низкая надежность.

Наиболее близким по технической сущности к изобретению является ло:,гическое запоминающее устройство, содержащее генератор импульсов, фор

ro коммутаторов соединены соответственно с первым и со вторым выходами формирователя эталонных импульсов, второй и третйй входы которого подключены соответственно к третьему выхо ду формирователя управляющих импульсов, счетному входу третьего счетчика и второму входу первого коммутатора и к четвертому выходу формирователя управляющих импульсов, входу стробиро вания первого дешифратора и третьему входу первого элемента И, пятый и шестой выходы Формирователя управляющих импульсов соединены соответственно со вторым входом второго элемента И и нулевым входом четвертого триггера и со входом стробирования второй схемы сравнения, установочный вход третьего счетчика подключен к первому входу первого, элемента

ИЛИ, первый и четвертый входы формирователя эталонных импульсов и входы седьмого регистра являются соответст-. венно управляющим входом, эталонным входом и входами кода длйны интерва ла устройства, выходы первого триггерд, четвертого и шестого регистров и третьего элемента И являются выходами устройства, второй вход второго элемента И является входом установки фазы устройства. мирователь импульсов, первый и вто- рой элементы ИЛИ, триггер, первый счетчик адреса, первый и второй элементы задержки, второй счетчик адреса, регистр адреса, первый и второй дешифраторы, первый, второй и третий накопители, каждый из которых имеет входы установки адреса, информационный вход, управляющий вход и адресный вход, а также схему сравнения, элемент И, счетчик совпадений, пороговый элемент, регистр порогового числа и блок записи эталонных импуль1014036

4 возможна ложная установка счетчи- ра подключены к выходам второго ков адреса в исходное состояние. счетчика, а инверсные выходы - к одЦель изобретения - повышение на- ним из входов четвертого счетчика, дежности устройства. другие входы которого соединены соответственно с выходом первого элеПоставленная цель достигается тем 5 мента И и с первым выходом формирочто в логическое запоминающее уст- вателя управляющих импульсов, входом .Ройство, содержащее накопители, счет- записи первого накопителя и нулевым чики, формирователь эталонных импуль- входом третьего триггера, единичный сов, формирователь управляющих им- вход которого подключен к выходу пульсов, генератор импульсов, первую 10 четвертого счетчика, а выход — к пер- схему сравнения, пороговый элемент вому входу второго элемента И выход

l регистры, первый элемент ИЛИ, пер- которого соединен с управляющими вхо:вый триггер, первый дешифратор и пер- дами третьего и пятого регистров, вый элемент И, причем тактовый вы- установочные входы которых подклюход генератора импУльсов соединен с ) чены к выходу третьего элемента И первым входом формирователя управляю- и установочному входу пятого счетщих импульсов, второй тактовый вход чика, выходы которого соединены которого подключен к первому входу с одними из входов второй схемы первого элемента ИЛИ, выход которо- сравнения и информационными входами го соединен со счетным входом перво- 20 пятого регистра, выходы которого

ro счетчика, выходы которого подклю- подключены к информационным входам чены к информационным входам первого шестого реги"тра, выходы седьмого дешифратора и адресным входам первого накопителя, выход которого соединен регистра соединены с д второй схемы сравнения, выход котоС оДним Н3 вхоДов пеРвой cxeMbl срав 25 ой и кл н нения, выход которой подк„„чен к Рой подключен к первому входу второ перво входу первого элемента И, го элемента ИЛИ выход которого соевыход которого соединен со счетным динен с установочными входами четвходом второго счетчика, установочвертого и шестого регистров, входой н и вход которого подключе к перво-. стробирования первого триггера и едиму входу первого элемента 1ЛИ, вы- 30 ничным входом четвертого триггера, ходы первого регистра соединены с выход которого подключен к первому одни и из входов порогового элемента, входу третьего э=.с:.:энта И, второй в оды второго регистра подключены вход которого соединен с установочк информационным входам первого и ным входом второго и счетным входом третьего счетчиков, входы третье- 35 пятого счетчиков ° первые входы второго счетчика соединены с адресными го и третьего коммутаторов подключены входами второго и третьего накопик первому входу формирователя эталонтелей информационные входы которых соединены соответственно с первым.

ro соединен со входами считывания и вторым выходами формирователя эта- 4О второго и ре ьего накопителей, вылонных импульсов, первый вход первого ходы которых падключены соответственэлемента ИЛИ, информационный вход но ко вторым входам второго и трепервого накопителя, входы первого тьего коммутаторов, выходы которых и второго регистров являются соотсоединены соответственно с другим ветственно входом синхронизации, ин- входом первой схемы сравнения и со формационн и установочн вхо- вторым входом первого элемента И, 45 дами устройства, введены второй, . второй выход формирователя управляютретий и четвертый триггеры, коммущих импульсов подключен кс входам таборы, четвертый и пятый счетчики, разрешения записи считывания накопивторой и третий элементы И, третий, телей, третьи входы второго и тречетвертый, пятый, шестой и седьмой

50 тьего коммутаторов соединены соотрегистры, вторая схема сравнения ветственно с первым и со вторым и второй элемент ИЛИ, причем ин- выходами формирователя эталонных формационный вход первого триггера импульсов, второй и третий входы подключен к выходу порогового эле- которого подключены соответственно мента, другие входы которого соеди- 5 к третьему выходу формирователя иены с прямыми выходами третьего управляющих импульсов, счетному регистра и входами четвертого регист- входу третьего счетчика и второму ра, входы второго триггера подклю- входу первого коммутатора и к четчены к выходам первого дешифратора,,вертому выходу формирователя управа выход соединен с первым входом пер- 60 ляющих импульсов, входу стробирования вого коммутатора, выходы которого первого дешифратора и третьему вхоподключены соответственно ко второму ду первого элемента И, пятый и шесвходу первого элемента ИЛИ и к управ- той выходы формирователя управляюляющему входу первого счетчика, ин- щих импульсов соединены соответстформационные входы третьего регист- д венно со вторым входом второго эле1014036 мента И и нулевым входом четвертого триггера и со входом стробирования второй схеьы сравнения, установочный вход третьего счетчика подключен к первому входу первого элемента ИЛИ, первый и четвертый входы формирователя эталонных импульсов и входы седьмого регистра являются соответственно управляющим входом, эталонным входом и входами кода длины интервала устройства, выходы первого триггера, четвертого и шестого регистров и третьегр элемента И являются выходами устройства, второй вход второго элемента И является входом установки фазы устройства. 15

На чертеже приведена структурная схема .предложенного устройства.

Устройство содержит последовательно соединенные первый элемент

ИЛИ 1, первый счетчик 2, первый нано- 2О питель 3, первую схему сравнения 4, первый элемент И 5, второй счетчик

6, предназначенный для счета совпадений, первый регистр 7, предназначенный для хранения порогового числа, 25 пороговый элемент 8, первый триггер

9, дешифратор 10, формирователь 11 управляющих импульсов, первый коммутатор 12, второй регистр 13, пред,назначенный для хранения кода длины комбинации, второй накопитель 14, второй коммутатор 15, третий счетчик

16, третий накопитель 17, третий ком-. мутатор 18, четвертый счетчик 19, второй триггер 20, второй элемент И 21, третий 22 и четвертый 23 регистры, предназначенные для хранения числа совпадений, пятый счетчик 24, предназначенный для счета тактов, пятый

25 и шестой 26 регистры, предназначенные для хранения номера такта, 40 седьмой 27 регистр, предназначенный для хранения длины интервала, вторую схему сравнения 28, второй элемент

ИЛИ 29, третий триггер 30 третий элемент И 31, формирователь 32 эталонных импульсов, генератор 33 импульсов и четвертый триггер 34.

На чертеже также обозначены: вход

35 синхронизации, информационный вход 36, входы 37 кода длины комбина- 50 ции, управляющий 38 и эталонный 39 входы устройства, входы 40 кода порогового числа устройства, выходы 41, 42 и 43 устройства, предназначенные для вывода импульсов обнаружения комбинации, импульсов числа аовпадений и кода номера такта соответственно, входы 44 кода длины интервала и выход 45 устройства, предназна» ченный для вывода импульса начала интервала, и вход 46 установки фазы 60 устройства, первый 47, второй 48 ,-и третий 49 выходы формирователя эталонных импульсов, выходы 50-55 с первого по шестой формирователя управляющих импульсов. 65

Устройство работает следующим образом.

На вход 36 поступают -ринимаемые двоичные сигналы, на вход 35 — сопровождающие их тактовые импульсы (ТИ ).

В каждом тактовом интервале (интервале между соседними ТИ) осуществляется запись принимаемого двоичного сигнала в накопитель 3 и сравнение выборочной и эталонной комбинаций объемом Й бит каждая (где Мъ 0 — целое число). Выборочная комбинация образована двоичными импульсами, записанными в накопитель 3 в данном и в(8 -1) предыдущих тактовых интервалах, эталонная комбинация хранится в накопителе 14. Результатом сравнения является число совпадений бит выбирочной и эталонной комбинаций на информационных позициях. Последние указываются маской, в которой биты равны

"1" на информационных и "0" на неинформационных позициях и которая хранится в накопителе 17. В интервале анализа из выборочных комбинаций находится та, которая обладает наибольшим совпадением с эталоном. Выходными данными устройства являются число совпадений бит указанной выбо рочной и эталонной комбинаций на информационных позициях, местоположение выборочной комбинации в интервале анализа, сигнал начала интервала и сигнал обнаружения комбинации.

Процессы анализа происходят следующим образом.

Очередной ТИ, поступивший на вход

35, устанавливает в ноль счетчик б и счетчик 16, увеличивает на единицу содержимое счетчика 24, запускает формирователь 11, и, проходя через элемент ИЛИ 1 на вход счетчика

2, увеличивает его содержимое на единицу, и таким образом, устанавливает очередной адрес на адресных входах накопителя 3. Формирователь 11 в ответ на ТИ вырабатывает в тактоэом интервале следующие управляющие сигналы: на выходе 50 - импульс записи, на выходе 51 - импульс разрешения, на выходе 52 — первую пачку из Й импульсов, на выходе 53 — вторую пачку из и импульсов, задержанную относительно первой на половину периода повторения импульсов в пачке, на выходе 54 - первый одиночный импульс, следующий после второй пачки, на выходе 55 второй одиночный импульс. для этого используются импульсы генератора 33 и код длины комбинации, поступающий на входы формирователя

11 с выходов регистра 13. Импульс разрешения начинается вместе с импульсом записи, заканчивается после окончания-второй пачки импульсов и о разрешает выбор кристалла в накопителях 3, 14, 17.

1014036

Импульс записи с выхода 50 форми рователя 11 .осуществляет запись двоичного сигнала со входа 36 в накопитель

3 по адресу,. Указываемому счетчиком

2, запись в обратном коде числа совпадений из регистра 22 в счетчик 5

19, установку в ноль триггера 20.

По окончании импульса записи накопитель 3 переводится в режим считывания. Если на входе 38 отсутствует команда ввода, жо коммутаторы 15 и 18 находятся в состоянии пропускания на свои выходы выходных импульсов нако.пителей 14,17 формирователь 32 формирует на выходе 49 потенциал, задаю-. щий накопителям 14 и 17 режим считывания. Импульсы первой пачки с выхода

52 формирователя 11, поступая на вход счетчика 2 через коммутатор 12 и элемент. ИЛИ 1 и на вход счетчика 16, последовательно изменяют содержимое этих счетчиков. При .этом на выходы накопителей 3,14 и 17 последовательно считываются биты из ячеек, адреса которых указываются в накопителе 3 счетчиком 2, а в накопителях 14, 17 — счетчиком 16. Схема сравнения

4 Формирует импульс логической "1" при совпадении и логического "О" при несовпадении поступающих на ее входы сигналов выборочной и эталонной комбинаций. Сигналы сравнения считывают- 30 ся на входы счетчиков б и 19 импульсами второй пачки, поступающими яа третий вход элемента И 15 с выхода

53 Формирователя 11. Элемент И 5 блокируется в случае, если на выхо- 35 де накопителя 17 присутствует сигнал маски, соответствующий неинформационной позиции. В Результате по окончании второй пачки импульсов счетчик б будет содержать число совпадений 4О бит выборочной и эталонной комбинаций на информационных позициях. Если это число больше содержимого регист-. ра 22, записанного в начале тактового интервала в обратном коде в счетчик 4

19, то последний в процессе счета переполнится, а сигнал с его выхода установит в единицу триггер 20. Тогда первый одиночный импульс с выхода

54 пройдет на выход элемента И 21 и запишет в регистр 25 номер такта из счетчика 24, а в регистр 22 - чис» ло совпадений из счетчика б, являющееся в текущем интервале анализа наибольшим на данный момент времени.

Адреса используемых ячеек накопи- 55 телей 14 и 17 изменяются от О до(И-1) а, ячеек накопителя 3 - от и до(й+ М-Я где Й вЂ” число, которому соответствует обратный код числа N . При этом дешифратор 10Ä 34 и коммута- Щ тор 12 обеспечивают работу счетчика

2 с коэффициентом пересчета Й . Если в счетчике 2 окажется число(М+ H -1P (в младшем разряде "0", в остальных разрядах "1", то импульс второй пачки с выхода 53 проходит 4ерез стробирующий вход дешифратора 10 на его выход и устанавливает в единицу триггер 34. В результате следую. щий импульс первой пачки с выхода 52 проходит через коммутатор 12 на упРавляющий вход счетчика 2 и запи13 ° сывает в него число .А из регистра

3. Следующий импульс из второй пачки пройдет на второй выход дешифра-. тора ..10 и установит в ноль триггер

34 после чего импульсы первой пачки будут проходить через коммутатор 12, элемент ИЛИ 1 на вход счетчика 2.

Тактовый импульс, поступающий на. вход счетчика 2 в дополнение к Н импульсам первой пачки, записывает сопровождаемый им двоичный сигнал в ту ячейку накопителя 3, в которой хранится самый "старый" бит предыду" щей выборочной комбинации. Поэтому при считывании достигается сдвиг на один бит данной выборочной комбинации относительно предыдущей.

Пороговый элемент 8 формирует на своем выходе сигнал логической

lI Il

1 комбинация обнаружена, если число в регистре 22 больше или равно числу в регистре 7.

Схема сравнения 28 формирует импульс логической "1" конец интервала анализа при равенстве чисел в счетчике 24 и в регистре 27. Этот импульс под действием второго одиночного импульса с выхода 55, поступающего на стробирующий вход схемы сравнения 28, считываешься на ее выход

t проходит через элемент. ИЛИ 29 И у та-. навливает в единицу триггер 30, запи-. сывает в триггер 9 сигнал обнаруже- ния комбинации с выхода порогового элемента 8, в регистр 23 - число совпадений бит эталонной и наиболее близкой к ней выборочной комбинации с выходов регистра 22, в регистр 26 номер такта с выходов регистра 25, указывающего местоположение этой выборочной комбинации в интервале анализа. Ло;ическая "1" с выхода триггер 30 открывает элемент И 31. Сле дующий тактовый импульс со входа 35 проходит на выход 45 и сообщает об окончании данного и начале следующего интервала анализа. Этот импульс сопровождает также данные С выходов

41,42, 43 и устанавливает в ноль счетчик 24,.регистры 25 и 22, подго тавливая их к новому интервалу аналк" за.

Следующий затем первый одиночный импульс с выхода 54 устанавливает .а ноль триггер 30.

Таким образом, устройство в интервале анализа, который задается регист-. ром 27 и счетчиком 24, находит местоположение .выборочной комбинации, наиболее сходной с эталонной, число совпадений их бит на информационных

1014036

10 позициях формирует сигнал обнаружения комбинации, запоминает эти данные и по окончании интервала анализа выдает их на соответствующие выходы в сопровождении импульса начала интервала. с

Для установки новой фазы интервала анализа необходимо на вход 46 подать импульс установки фазы, являющийся одним из импульсов последовательности ТИ, поступающей на вход 35.

Этот импульс через элемент ИЛИ 29 устанавливает в единицу триггер 30, поступает на установочные входы триггера 9 и регистров 23,26 и записывает в них выходные данные устройства. 15

TH со входа 35 проходит на выход элемента И 31, устанавливает в ноль счетчик 24, регистры 22,25. При этом на выход 45 выдается импульс фазы, задержанный относительно импульса на входе 46 на время задержки распространения сигналов в триггере 30 и в элементе И 31.

Для загрузки эталонной комбинации в накопитель 14 и маски в накопитель

17 на вход 38 подается команда ввода, длительность которой равна длительности тактового интервала и которая поступает на управляющие входы коммутаторов 15,18 и вход формирователя 32. В результате коммутатор 15 соединяет другой вход схемы сравнения 4 с информационным входом накопителя 14 и выходом 47, а ко "мутатор

18 - второй вход элемента И 5 с информационным входом накопителя,37 и выходом 48. В формирователе 32 содержится заранее записанные по входу

39 эталонная комбинация и маска (вход 39 может быть входом параллельного или последовательного ввода комбинаций) . Импульсы первой пачки с выхода 52 считывают на выходе 47 и

48 эталонную комбинацию и маску, а импульсы второй пачки с выхода 53 проходят на выход 49 и записывают биты эталонной комбинации в накопи тель 14 и биты маски в накопитель

17. Одновременно благодаря коммутаторам 15, 18 происходит сравнение бит эталонной и выборочной комбинаций с учетом маски, как это было. описано ранее, т.е. загрузка комбинаций в накопители 14,17 происходит без прерывания анализа.

Таким образом, предложенное устройство позволяет повысить надежность обнаружения комбинации путем выделения в интервале анализа наиболее сходнзй с эталоном комбинации, путем устранения ложных установок счетчика 2 за счет стробирования дешифратора 10, путем разнесения во времени операции адресного считывания накопителей 3,14 17 и подсчета числа совпадений за счет формирова- . ,ния двух пачек импульсов, а также путем исключения перерывов в анализе при загрузке эталонной комбинации и маски.

Технико-экономическое преиму ест-, во предложенного устройства заключается в его более высокой надежности по сравнению с известным.

101403б

ВНИИПИ Заказ 3028/б2 Тираж 592 Подписное

Филиал ППП "Пагент", г. Ужгород, ул. Проектная,4