Частотно-фазовый детектор

 

ЧАСТОТНО-ФАЗОВЫЙ ДЕТЕКТОР, содержащий первый и второйВ-триггеры , С-входы которых являются входами устройства, D -входы подключены к шине логической единицы, прямые выходы соединены с входами первого элемента И-НЕ, выход которого подключен к R - входам D-триггеров, первые источник тока и элемент отвода тока, выходы которых подключены к первому входу интегратора, выход которого является выходом устройства, о т л и ч а ю щ и и с я .тем, что, с целый увеличения быстродействия, в него введены первый, второй, третий и четвертыйинверторы, второй, третий; четвертый, пятый, шестой и седьмой элементы И-НЕ первый и второй Р5-т0иггеры, вторые источник тока и элемент отвода тока, причем вход первого И1 .вертора подключен К ;первому входу, устройства, а выход подключен к первому входу второго элемента И-НЕ, второй вход котороrq соединен с первым входом третьего элемента И-НЕ и прямым выходом nepBoroD-триггера, а третий вход соединен с вторым входом третьего элемента И-НЕ и инверсным выходом второго D-триггера, вход второго инвертора подключен к второму входу устройства , а выход - к первому входу пятого элемента И-НЕ, второй вход которого соединен с первым входом четвертого элемента И-НЕ и прямьм выходом второго)-триггера,а третий вход соединен с вторым входом четвертого элемента И-НЕ и инверсным выходом первогоВ-триггера, при этом .5-вход первого RS-триггера соединен. с выходом третьего элемента и первым входом шестого элемента И-НЕ, R -вход - с выходом пятого элемента И-НЕ, а выход подключен к входу четвертого инвертора и второму входу седьмого элемента И-НЕ, выход которого соединен с входом первого элемента отвода тока, 5-вход второго КЗ-триггера соединен с выходом четвертого элемента И-НЕ и первым вхо .дом седьмого элемента И-НЕ,R-вход с выходом второго элемента И-НЕ, а выход подключен к входу третьего инвертора и второму входу шестого элемента И-НЕ, выход которого со- . единен с входом первого источника тока, а входа вторых источника тока и элемента отвода тока подключен соответственно к выходам третьего и четвертого инверторов а выходы подключекм к второму входу интегратора,

СООЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИ

Н AS O»C OaAr ce T bC Ó

1 c.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ..(21) 3370724/18-21 .(22) 23.12.81

;(46) 23.04.83. Бюл; И 15

-,(72) И.-Г.Б. Балтарагис (53) 621.384(088.8)

:(56). 1. Патент США И 4.156.855, кл. Н 03 В 3/04, 26А1.78.

2. Патент США Н 4027262, . кл. Н 03 К 5/20, 02.03.76 (прототип). .,(54)(573 ЧАСТОТНО-ФАЗОВЫЙ ДЕТЕКТОР, содержащий первый и второй9-триг.геры, С-входы которых являются входами устройства,9 -входы подключены к шине логической единицы, прямые выходы соединены с входами первого элемента И-НЕ, выход которого под ключен к R -BxopBND-триггеров, пер вые источник тока и элемент отвода тока, выходы квторых подключены к первому входу интегратора, выход которого является выходом устройства, о т л и. ч а ю шийся .тем, что, с целью увеличения быстродействия, в него введены первый, второй, третий и четвертый: инверторы, второй, третий; четвертый,:пятый, шестой и седьмой элементы И»НЕ первый и второй RS- триггеры, вторые источник

:тока и элемент отвода тока, причем вход первого и .вертора подключен к

:первому входу. устройства, а выход подключен к первому входу второго элемента И-НЕ, второй вход которогс соединен с первым входом третьего элемента И-НЕ и прямым выходом

SU„, 14123 А первогоЭ "триггера, а .третий вход соедийен с вторым входом третьего элемента И-НЕ и инверсным выходом втоporoD"триггера, вход второго инвертора подключен к второму входу устройства, а выход - к первому входу. пятого элемента И-НЕ, второй вход которого соединен с первым входом четвертого элемента И-НЕ и прямым выходом второгоЗ -триггера,а третий вход соединен с вторым входом четверто го элемента И-НЕ и инверсным выходом первогоЭ-триггера, при этом ,S-вход первого Ю-триггера соединен, с выходом третьего элемента И-НЕ и первым входом шестого элемента К-НЕ, а

R -вход - с.выходом пятого элемен" та И-НЕ, а выход подключен к входу четвертого инвертора и второму входу седьмого элемента И-НЕ, выход которого соединен с входом первого эле" мента отвода тока, 5-вход второго

R!3-триггера соединен с выходом четвертого элемента И-HE и первым входом седьмого элемента И"НЕ, R -входс выходом второго элемента И-НЕ, а выход подключен к входу третьего инвертора и второму входу шестого элемента И-НЕ, выход которого соединен с входрм первого источника тока, а входы вторых источника тока и элемента отвода тока подключены соответственно к выходам третьего и четвертого инверторов, а выходы под» клвчены к второму входу интегратора, Изобретение относится к импульсной технике, а именно к устройствам для сравнения астоты и Фазы импульсных сигналов,.и может найти применение в системах с автоматической подстройкой частоты и фазы, например в синтезаторах частоты.

Известен частотно-фазовый детектор (ЧФД ), содержащий блок сравнения импульсов, состоящий из двух)3триггеров, двух R5-триггеров, элемента И-НЕ, двух элементов ИЛИ-НЕ и weмента ИЛИ, управляемых источника тока

15 и элемента отвода тока, Фильтра с управляемой полосой пропускания f l ).

Недостатками этого ЧФД являются воэможность неопределенного состояния

Р5-триггеров, приводящая к сбоям в работе, и ограниченный диапазон ус20 тановки уровня тока источника тока и элемента отвода тока, что ограничива,ет быстродействие ЧФД в смысле скорости вхождения в синхронизм при работе

ЧФД в кольце ФАПИ.

Наиболее близким к изобретению по технической сущности является ЧФД, содержащий первый и второй входы детектора, первый, второй, третий и З0 четвертыйЭ -триггеры, С-входами подключенные, соответственно, первый и третий - к первому входу детектора, второй и четвертой - к второму входу устройства. К D-входам первого и второго I3-триггеров подключен источник

35 логической единицы. Кроме того, детектор содержит элемент И-НЕ, первый и второй элементы ИЛИ-НЕ, источник тока элемент отвода тока и интегратор. Прямые выходы первого и второго

9-триггеров подключены кЭ -входам соответственно третьего и четвертого

33-триггеров и входам элемента И-НЕ, выход которого подключен к К-входам первого и второго Й-триггеров. Входы первого элемента ИЛИ-НЕ подключены к прямым выходам первого и третьего .ц-триггеров, а к его выходу подключен источник тока. Входы второго элемента ИЛИ-НЕ подключены к прлмым выходам второго и четвертого33 -триггеров, а к его выходу подключен элемент отвода тока. Выходы источника тока и элемента отвода тока подключены к входу интегратора, выход которого соеди-55 нен с выходом устройства (2 1.

Недостатком известного ЧФД является малое быстродействие, обусловленное недостаточной средней скоростью нарастания выходного напряжения при отсутствии равенства Фаз.входных сигналов детектора, в результате чего получается большое время вхождения в синхрониэм колец ФАПЧ.

Кроме того, при отношении входных частот 0,5.<К„p C2 Средний ток на входе интегратора ЧФД резко падает и скорость вхождения в синхронизм эа" медляется еще больше, Цель изобретения - увеличение быс гродействия ЧФД в смысле ускорения вхождения в синхронизм системы ФАПЧ, использующей ЧФД.

Цель достигается тем, что в ЧФД, содержащий первый и второй .Ь-триг" геры, С-входы которых являются входами устройства, 9 -входы подключены к шине логической единицы, прямые выходы соединены с входами первого элемента И-НЕ, выход которого под-„ ключен к Р -входами -триггеров, первые источник тока и элемент отвода тока, выходы которых подключены к первому входу интегратора, выход которого является выходом устройства, введены первый, второй, третий и четвертый инверторы, второй, третий, четвертый, пятый, шестой и седьмой элементы И-НЕ, первый и второй

gS"триггеры, вторые источник тока и элемент отвода тока, причем вход первого инвертора подключен к первому входу детектора, а выход подключен к первому входу второго элемента И-НЕ, второй вход которого соединен с первым входом третьего элемента И-НЕ и прямым выходом первого

9-триггера, а третий вход соединен с вторым входом третьего элемента

И-НЕ и инверсным выходом в орого

Д-триггера, вход второго инвертора подключен к второму входу детектора, а выход - к первому входу пятого эле" мента И-НЕ, второй вход которого соединен с первым входом четвертого элемента И-НЕ и прямым выходом второго3)-триггера, а третий вход соединен с вторым входом четвертого элемента И-НЕ и инверсным выходом первого.0-триггера, S -вход первого

g5-триггера соединен с выходом третьего элемента И-НЕ и первым входом шестого элемента И-НЕ, а Р-вход - с выходом пятого элемента И"HE, а выход подключен к входу четвертого инвертора и второму входу седьмого элемента И-НЕ, выход которого соединен с входом первого элемента отвода тока 9 -вход второго ЯS-триггера со23 . ф пятого элемента И-HE 16, второй вход которого соединен с первым входом четвертого элемента И-HE 15 и прямым выходом второго)()-триггера 4, тий вход - с вторым входом четвертого элемента И-НЕ 15 и . инверсным вы- . ходом первого9-триггера 3. S -вход первого Я5-триггера 19 соединен с выходом третьего элемента И-НЕ 14 и первым входом шестого элемента И-НЕ. 17, а Р -вход - с выходом пятого элемента И-НЕ 16. S -вход второго RS-триггера 20 соединен с выходом четвертого элемента И-HE 15 и первым входом седьмого элемента И-НЕ 18, à R-вход - с выходом второго элемента И-НЕ 13 . Выход первогоР5триггера 19 подключен к входу четвертого инвертора 12 и второму входу седьмого элемента И-НЕ 18, выход которого соединен с входом первого элемента отвода тока 7, а выход второго RS-триггера 20 подключен к входу третьего инвертора 11 и второму входу шестого элемента И-НЕ, выход которого соединен с входом первого источника 6 тока. Входы второго источника 21 тока и второго зле мента 22 отвода тока подключены соответственно к выходам третьего 11 и четвертого 12 инвертора, а выходы соединены между собой и подключены к второму входу интегратора 8, выход которого является выходом детектора.

Первый 3 и второй 49 -триггеры срабатывают от положительных фронтов сигнала. Логические элементы могут быть выполнены в любой системе логики, например ТТЛ. Первый 19 и второй 20 йВ-триггеры переключаются низким уровнем сигнала. Интегратор 8 имеет первый и второй входы, причем постоянная времени интегрирования по второму входу значительно меньше, чем по первому. Первый 6 и второй 21 источники тока и -первый 7 и второй 22 элементы отвода тока могут быть выполнены в виде транзисторных ключей, подключающих через резисторы вход интегратора к .источнику питания положительной или отрицательной полярности.

Временная диаграмма сигнала на первом входе 1 показана на фиг. 4а,на втором входе 2 - на фиг. 4 б на выходе.второго элемента И-НЕ 13 - на фиг. 4 в, на вьходе третьего элемента И-HE 14 " на фиг. 4 ь, на выходе четвертого элемента И-НЕ 15 " на

3 10141 единен с выходом четвертого элемента И-НЕ и первым входом седьмого эле мента И-НЕ, R -вход - с выходом второго элемента И-HE а выход подключен к входу третьего инвертора и к второму входу шестого элемента И-НЕ, выход которого соединен с входом первого, источника тока, а вход вторых источника тока и элемента отвода тока подключены соответственно к выходам третье- |o .го и четвертого инверторов, а выходы подключены к второму входу интегратора.

Благодаря указанным особенностям при наличии частотного. рассогласования импульсных сигналов на входах ЧФД средний ток на входе интегратора ста-. новится значительно большей величины, чем при наличии только Фазового рассогласования, что существенно увеличивает скорость вхождения в синхронизм системы ФАПЧ.

Ф

На фиг. 1 приведена структурная схема ЧФД; на Фиг. 2 - характеристи. ка ЧФД в фазовой области; на Фиг.3то же, в частотной области; на фиг.,4— временные диаграммы, поясняющие работу ЧФД.

ЧФД содержит подключенные выходами к его первому 1 и второму 2 входам со-3я ответственно первый 3 и второй 4 .)(1-триггеры, кХ)-входам которых подключен:. источник логической единицы, а к прямым выходам - первый элемент И-НЕ 5, выход которого соединен с Й-входами первого 3 и второго 4

3$

Э-триггеров, первые источник 6 тока и элемент 7 отвода тока, выходы которых соединены между собой и подключены к первому входу интегратора 8.

49

Кроме. того, детектор содержит пер.вый-9, второй 10, третий )1 и четвер-. тый 1 ? инверторы,второй 13,третий 14, . четвертый. 15, пятый 16, шестой 17 иседьмой 18 элементы И-НЕ, первый 19 и второи 20 RS-триггеры, вторые исЯР

15 . точник 21 тока и элемент 22 отвода тока..Вход первого инвертора 9 подключен к первому входу 1 детектора, а выход - к первому входу второго элемента И-НЕ 13, второй вход которого соединен с первым .входом третьего элемента И-.НЕ 14 и прямым выходом первого В-триггера 3, а третий входс вторым входом третьего элемента

И-НЕ 14 и инверсным выходом второго И

33-триггера 4. Вход второго инвертора 10 подключен к второму входу детектора 2, а выход — к первому входу

5 1014 фиг. 4д, на выходе пятого элемен.та И-HE 16 - на фиг. 4 е, на выходе первого RS -триггера 19 - на фиг.4;к, на выходе второго RS-триггера 20на Фиг. 4э, на выходе шестого элемента И-НЕ 17 - на фиг. 4и и на вы" ходе седьмого элемента И-HE 18 - на фиг. 4к.

ЧФД работает следующим образом.

Один из входных сигналов являет ся опорным сигналом„ а другой посту- пает иэ подстраиваемого генератора, частотой которого управляет ЧФД.

Пусть сигнал на входе 1 детектора имеет частоту f больше часто" ты сигнала на входе 2Е> (фиг. 4, слу ай f >f Ч ) О). Тогда фазовая

1 разность мейду ними Ч после прохождения нескольких периодов превысит . Л и на выходе второго элемента И-HE 17 20 появятся импульсы нулевого уровня, которые переводят второй Rs-триггер 20 в состояние "0" и этим блоки" рует шестой элемент И-HE 17. На его выходе и на выходе третьего инверто- 23 ра 11 появляется сигнал "логической

1", который включает первый 6 и второй 21 источники тока,токкоторых поступает на первый и второй входы интегратора 8, выходное напряжение кото- м рого при работе детектора в замкнутом кольце системы ФАПЧ управляет частотой подстраиваемого генератора в сторону компен ации частотного рассогласования между входными сигналами детектора. Причем токи второго

3$ источника 21 тока и второго элемента 22 отвода тока выбираются из условйя величины тока, достаточно боль" шой, чтобы она обеспечивала такую

Щ скорость изменения выходного напряже" ния интегратора 8, которое изменяет частоту подстраиваемого генератора 8, которое изменяет частоту подстраиваемого генератора с требуемой скорос" тью. Токи второго источника 21 тока и второго элемента 22 отвода тока

f протекают через конденсатор С интег ратора 8 и через .резистор Р2неболь,шого номинального значения, и постоянная времени СА2 обеспечивает ус- ® тойчивость кольца системы ФАПЧ в данном режиме работы.

Как только при продолжении описанного процесса частоты сигналов на вхо" дах детектора сравниваются, а фаза сигнала на входе 1 станет отставать от Фазы сигнала на входе 2, ЧФД пе» реходит в режим фазового детектирова12) 6 ния (фиг. 4, эона - Х< 9< 0; l ). Тогда импульс с выхода четвертого элемента И-НЕ 15 устанавливает второйй5 триггер 20 в состояние "логической

"1" и разблокировывает шестой элемент И-НЕ 17, при этом на его выходе и на выходе третьего инвертора 11 устанавливается "логический "0". Первый 6 и второй 21 источники тока выключаются, а импульсы, соответствующие Фазовой разности входных сигналов, с выхода четвертого элемента И"НЕ 1 через седьмой элемент И-HE 18 на время своей длительности включают первый элемент 7 отвода тока, который отводит ток от интегратора 8 через его первый вход. Выходное напряжение интегратора 8 тогда корректирует фазу сигнала подстраиваемого генератора в сторону уменьшения фазовой расстройки. Если фаза сигнала на входе 1 one" режает фазу сигнала на входе 2 (фиг.4, зона Х>Ч )О; 1), тогда импульсы фазовой коррекции действуют на выходе шестого элемента И-НЕ 17 и на время своей длительности включают первый источник б тока, выходной ток которого протекает через первый вход на интегратор 8, выходное напряжение которого корректирует фазу сигнала подстраиваемого генератора в сторону уменьшения фаэовой расстройки. В режиме фазового детектирования токи текут в конденсаторе С интегратора 8 через резисторы R1+R2, а большая постоянная времени С(К1+К2) обеспечивает устойчивость кольца системы ФАПЧ и эффективное подавление побочных, составляющих в спектре выходного сигнала подстраиваемого генератора.

Если сигнал на входе 1 ЧФД имеет частоту „ меньше частоты сигнала на входе 212 (фиг. 4, зонам<8>, Ч < 0 „ тогда фазовая разность г между ними после прохождения нескольких периодов станет в абсолютном значении больше и на выходе пятого эле" мента И-НЕ 15 появятся импульсы от" рицательного направления, которые переводят первый йЬ-триггер 19 в состояние "0". Тогда на выходах седьмого элемента И-НЕ 18 и четвертого инвертора 12 пбявится сигнал "логической

"1", который включает первый 7 и второй 22 элементы отвода тока, которые отводят ток от интегратора 8 через его первый и второй входы. Выходное напряжение интегратора управляет частотой подстраиваемого гене7 . l0l4 ратора в сторону компенсации частотного рассогласования между входными

:сигналами детектора.

Как только при продолжении описанного процесса частоты сигналов на входах детектора сравниваются, а фаза сигнала на входе l станет опережать фазу сигнала на входе 2, ЧФД переходит в режим фазового детекти- iO рования (фиг. 4, зона У >М) 0; IK) и импульс нулевого уровня с выхода третьего элемента И-НЕ 14 устанавливает первый Й5-триггер 19 в со" стояние логической и1" и разблокиро- is вывает седьмой элемент И-НЕ 18. На его выходе и на выходе четвертого инвертора 12 устанавливается логичес кий "0". Первый 7 и второй 22 элементы отвода тока выключаются, а им" З пульсы, соответствующие фазовой разности входных сигналов, с выхода третьего элемента И-НЕ 14 через шестой элемент И-НЕ 17 на время своей длительности включают первый источник 6 тока, выходной ток которого протекает через первый вход на интегратор 3, выходное напряжение которого коррек-: тирует фазу сигнала подстраиваемого генератора в сторону уменьшен. я фаэовой расстройки.

При превышении .Фазовой разности между входными сигналами + л t ЧФД ,переходит в режим частотного детектирования (фиг. 4, зона Ч > 3 ), остается в таком режиме до полного сравнения фаз входных сигналов (фиг. 4, зона 0 < Ю < М ) и снова. переходит в режим фазового детектирования, когда фазовая расстройка меняет знак (фиг.4, зон - Л (9(0; П).

123 . 8

Третий ll и четвертый 12 инверторы служат как буферные устройства и элементы задержки, компенсирующие задержку распространения сигнала в элементах И-НЕ 17 и 18 и обеспечивают функционирование ЧФД на высоких частотах входных сигналов.

На фиг. 2 и 3 сплошными линиями обозначены дискриминационные характеристики ЧФД в виде зависимости среднего тока, протекающего через конденсатор С интегратора 8, от фазовой разности Ч между входными сигналами детектора (Фиг. 2) и от соотношения частот входных сигналов детектора (фиг.

Для сравнения приводятся характеристики известного устройства, показанные штрих-пунктирными линиями.

Положительный эффект достигается

,за счет того, что дополнительно вве-. ,денные элементы со своими связями обеспечивают протекание большего то,ка в интеграторе ЧФД в режиме частотного детектирования, который переходит в режим фазового детектирования только при полном равенстве частот входных сигналов, что приводиr к уве" личению скорости нарастания выходного напряжения ЧФД и, следовательно, к увеличению быстродействия предлага-. емого ЧФД без ухудшения фильтрующих свойств в режиме фазового детектирования.

Предпагаемый ЧФД, как показали исследования и испытания, превосходит известный по быстродействию в 10210 раз (в зависимости от требуемой. величины перестройки частоты), что:

;позволяет существенно улучшить характеристики систем ФАПЧ, в которых он испольэуетая.; 014 23!

30141R3

Фиг.2

Фиг.Я

1014123

Составитель А. Смирнов

Редактор Г. Беэвершенко Техреду И.Кастелевич Корректор А. Дзятко аказ 037 Тираж 93 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11 ОД Москва Х Ц Раушская наб. д. 4Д

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4