Устройство для умножения чисел в непозиционной системе счисления

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

gcsgG 06 F 2.

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

АО ДЕЛАМ И306РЕТЕНИЙ И ОТНРЫТИЙ (21) 3365300/18-24. (22) 14.12,81 (46Г30,04.83. Бюл. и 16 (72) А.A. Коляда (71) Научно"исследовательский институт прикладных физических проблем им. акад. А.Н. Севченко (53) .681 325(088.8)

1 (56) 1. Авторское свидетельство СССР

1г 562818, кл. С 06 Е-2/52, 1975.

2. Авторское свидетельство СССР

М 849205, кл. G (6 F 7/38, 1979 (прототип). (54)(57) ьстРойство для ьиножения чисел в непозиционной cNcTEME счисЛЕНИЯ, содержащее группу из (и+1) входных регистров (и - число рабо- чих оснований системы остаточных классов - СОК), входы которых являются информационными входами устрой" ства, первую группу из (и+1) вспомогательных регистров, входы первых двух из которых подключены к выходам соответствующих входных регистров группы, первый и второй блоки памяти, первый и второй адресные регистры, первый и второй сумматоры, триггер, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения путем перемножения комплексных чисел в С0К, оно содержит вторую, третью и четвертую группы из 2 и вспомогательных .регистров, пятую и шестую группы иэ и вспомога..тельных регистров, седьмую иэ 3(п+1) вспомогательных регистров, девятую группу иэ 2 (n+2) вспомогательных регист; ров,десятую, одиннадцатую, двенадцатую и тринадцатую груйпы из (и+2) вспомога- ., SU„„10153S2

, тельных регистров,.группу из и блоков умножения, первую группу из и арифметических блоков, вторую группу из (и+2) арифметических блоков, первую группу из и сумматоров, вторую г руппу из 3(п+1) сумматоров., третью и. четвертую группы иэ (n+2) сумматоров, пятую группу иэ (n+2) сумматоров, шестую группу из (n+1) суммато" ров, первый, второй, третий и четвертый вспомогательные регистры, регистр интервального индекса, первый и второй регистры переполнения, группу.из Il формирователей переполнения, .формирователь числа переполнений, первый блок из 2 и групп элементов И,,а второй блок из 7(n+2) групп элементов И, причем 2п выходов первого блока памяти подкпочены соответственно к входам 2п вспомогательных регистров второй группы, выходы I-x из ко" торых (1 = 1,2,...,n) подключены к входам i-x вспомогательных регистров

:третьей группы, выходы 1=х () аа

= и+1,...,2n) вспомогательных регист-. ров второй группы подключены к первым входам 1-х блоков умножения груп- ©11 пы, выходы 1 -х вспомогательных регистров: второй группы подключены к М вторым входам 1-х блоков умножения М группы, второй вход умножения, второй вход деления лервого арифметического блока первой группы, первый вход сложения второго, арифметического блока первой группы и первый вход сложе- ",3Э» ния д -го арифметического блока первой группы объединены и подключены к выходу первого вспомогательного регистра первой группы, первый вход сложения первого арифметического блока первой группы, второй вход умножения

5382

101 и второй вход деления второго арифметического блока первой группы, второй вход сложения g-ro арифметического блока первой группы объединены и подключены к выходу второго вспомогательного регистра первой группы, вторые входы сложения первого и второго арифметических блоков первой группы, вторые входы умножения и деления и-го арифметического блока первой группы и второй вход первого сумматора объединены и подключены к выходу и-го вспомогательного регистра первой группы, выходы (и+1}-ro вспомогательного регистра первой группы подключены к входу первого вспомогательного регистра, выход первого сумматора подключен к входу регистра ин тервального индекса, выходы j-х блоков умножения группы подключены к входам j-х вспомогательных регистров третьей группы, выходы 1"х и -х вспомогательных регистров третьей группы подключены соответственно к входам

1-х и 1-х вспомогательных регистров четвертой группы, выходы j -x из которых подключены к входам -х вспомогательных регистров пятой группы, выходы j ""х вспомогательных регистров тре" тьей группы подключены к первым вхо" дам (2 1-1 ) групп элементов И первого блока, выходы j õ вспомогательных регистров пятой группы подключены к первым входам 2i-õ групп элементов И первого блока, входы первого и второго адресных регистров являются соответственно первым и вторым управляю,щими входами устройства, а выходы подключены к адресным входам соответственно первого и второго блоков памяти,l вторые входы элементов всех групп пер% вого блока объединены и являются третьим управляющим входом устройства, выходы элементов И (?ч-ll 4 и 2i-х групп первого блока подключены соответственно к первым и вторым входам

j --x формирователей переполнения группы, первые и вторые входы которых подключены к входам первого регистра переполнения, первый выход которого подключен к первому входу формирователя числа переполнений, второй вход которого подключен к выходу триггера, вход которого является четвертым управляющим входом устройства,, первые и вторые входы первого и второго сумматоров первой группы соответственно объединены и подключены к выходам соответственно первого и второго входных регистров группы, входы третьего сумматора первой группы подключены к выходам n-ro и (р+1)го входных регистров группы, выходы

1-х сумматоров первой группы подключены к входам i-x вспомогательных регистров шестой группы, выход первого из которых подключен к второму входу первого сумматора, а (n-1)-го и и-го - к входам второго сумматора, i-е выходы i-x арифметических блоков первой группы подключены к входам

Е-х вспомогательных регистров седьмой группы (К = 1,2,3), выходы i--х из которых (i= 2,3,5,6,8,9) подключены к первым входам i-x сумматоров второй группы, выходы первого, четвертого и седьмого из которых подключены к вторым входам соответственно второго, пятого и восьмого сумматоров второй группы, первые входы ()+2)+1) сумматоров второй группы (j= 1,2,..., n) объединены и подключены к первому выходу четвертого вспомогательного регистра третьей группы, первый вход первого, вторые входы седьмого, десятого и одиннадцатого сумматоров второй группы объединены и подключены к первому выходу пятого вспомогательного регистра третьей группы, вторые входы nepaoro и четвертого сумматоров второй группы объединены и подключены к выходу и-ro вспомогательного регистра третьей группы, вторые входы 3 -х сумматоров второй -руппы (j=1,2,..., n+1) объединены и подключены к выходу регистра интервального индекса, выходы сумматоров второй группы подключены к входам соответствующих вспомогательных регистров восьмой группы, выходы

1-х из которых (j = 1,4,7,10,1l) подключены к первым входам сложения соответственно К = х (К = 1,2,...,n+?) арифметических блоков второй группы, выходы 1-х вспомогательных регистров восьмой группы (1 = 2,5,8 ) подклачены к вторым входам сложения соответственно К-х (К = 1,2,...,11 ) ариФметических блоков второй группы, выходы -х вспомогательных регистров восьмой группы (j = 3,6,9,12 ) подключены к первым входам умножения соответственно К-х (К = 1 2,3,5 ) арифметических блоков второй группы, вторые входы умножения К-х (К =

1,2,..., h ) арифметических блоков второй группы, выходы j=x вспомогательных регистров восьмой группы ()3, 6, Ч, 12 подключены к первым входам умножения соответственно К=х (К= 1, 2, 3, 5) арифметических бло1015 ков. второй группы, вторые входы умножения К=х (К=1, 2, ..., n) арифметических блоков второй группы подключены к выходам К-х вспомогательных регистров четвертой группы, первые входы умножения (0+1 1-го и (tl+2 t ãî арифметических блоков второй группы подключены к выходам соответственно третьего и чет- вертого регистров, входы которых подключены к соответствующим выходам второго блока памяти, вторые входы .сложения (n+1 }-го и (о+2 }-го арифметических блоков второй группы объединены и подключены к выходу шестого вспомогательного регистра третьей группы, выходы суммы и произведения арифмети,ческих блоков второй rpynna соответственно подключенм к входам вспомогательных регистров девятой группы, выходы K -й пары (К = 1,2,... р+2) которых подключены к соответствующим входам g,-х сумматоров третьей группы, выходы которых соответственно подключены к входам вспомогательных регистров десятой группы, выходы которых подключены соответственно к входам вспомогательных регистров одиннадца" той группы, выходы которых подключены соответственно к первым входам сумматоров четвертой группы, вторые

382 входы которых объединены и подключены к выходу второго регистра переполнения, входом подключенного к выходу

Формирователя числа переполнения, вы" ходы сумматоров четвертой группы подключены к входам соответствующих вспомогательных регистров десятой группы, выходы котоРых подключены к первым входам элементов И соответствующих четных групп второго блока, первые входы -элементов И четных групп второго блока подключены к выходам соответствующих вспомогательных регистров десятой группы, вторые входм элементов И всех групп второго блока объеди" иены и являются пятым управляющим входом устройства, выходы элементов И каждой пары нечетной и четной групп подключены соответственно к первым и вторым входам соответствующих сумматоров пятой группы, выходы которых подключены к входам соответствующих вспомогательных регистров три надцатой группы, выходы которых, кроме . (n+2)"го, подключены к первым входам соответствующих сумматоров шестой группы, вторые входы которых объединены и подключены к выходу (и+2)-го регистра тринадцатой группы, выходы сумматоров пятой группы являются выходом устройства.

Изобретение относится к в вычислитель- над множеством чисел, содержащее и ной технике и может быть использовано каскадов (И- разрядность чисел J, приующ р цессорах быст- чем каждый каскад ссдержит первый рого преобразования Фурье (БПФ } о ектированных на об аботк с ур (ПФ }, ори-. регистр сомножителя, первый суммато р ку сигналов не- 5 первый управляющий триггер, выходы в . рв высокой разрядности. первого регистра частичного результаИзвестно устройство для умножения, та соединены с входами первого сумма;содержащее регистры, коммутаторы, фор- тора, первая шина тактовых импульсов мирователь кратных множимого, регистр устройства соединена с тактовыми вховывода, блок управления, Формирова- 10 дами триггеров и регистров, кроме тель знака, блок сложения кратных мно- того, каждый каскад устройства содержимого, сумматор порядков, блок анали- жит второй регистр частичного резульза множятеля, блок анализа множимо; о, тата, первый и второй регистры переформирователь сдвига, блок анализа носов, второй регистр сомножителя ч

Э 1 неопределеннои позиции, сдвиговмй ре" 1 первый и второй регистры делителя гистр и соответствующие связи 1 1 1. второй сумматор, первый и второй блоНедостаток устройства - ограничен- ки постоянной памяти, первый и второй ная область применения, связанная с преобразователи прямого кода в дополневозможностью обработки комплексных нительный, элемент ИЛИ, одиннадцать о триггеров, второй управляющий триггер, Наиболее близким к предлагаемому :причем выходы первого, второго, тре° является конвейерное устройство для тьего и четвертого триггеров соединевыполнения арифметических операций нм соответственно с входами седьмого, 3 10153 восьмого, девятого и десятого триггеров, выходы пятого и шестого триггеров подключены к управляющим входам первого преобразователя прямого кода в дополнительный, входы старших раэря-. дов которого соединены с выходами пер" вого регистра. сомножителя, а вход младшего разряда - с выходом элемента ИЛИ, входы которого соединены с выходом младшего разряда первого регист- 10 ра сомножителя и выходом первого управляющего триггера, который подклЮчен также к управляющему входу первого блока постоянной памяти, входы которого соединены с выходами четырех старших разрядов первого сумматора, а выходы - с входами одиннадцатого и двенадцатого триггеров, входы первого сумматора соединены с выходами первого регистра переносов и выходами первого преобразователя прямого кода в дополнительный, выходы первого сумматора соединены с входами второго регистра частичного результата и второго регистра пе25 реносов, выходы первого регистра делителя соединены с входами второго регистра делителя, выходы которого содинены с входами первого регистра делителя следующего каскада устройства и входами старших разрядов вто30 рого преобразователя прямого кода в . дополнительный, вход младшего разряда которого соединен с выходом второго управляющего триггера, а управляющие . входы — с выходами одиннадцатого и 3$ двенадцатого триггеров, выходы второго преобразователя прямого кода в дополнительный соединены с входами второго сумматора, другие входы которого соединены с выходами второго 40 регистра перекосов и второго регистра частичного результата, выходы перекосов (и+2 ) младших разрядов второго сумматора соединены с входами (п+2) старших разрядов первого регистра пе- 45 рекосов следующего каскада, выходы суммы (A+2) младших разрядов второго сумматора соединены с входами (и +2) старших разрядов первого регистра .частичного результата следующего кас50 када, выходы седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого триггеров подключены к входам второго блока постоянной памяти, выходы которого соединены соответственно с входами пятого и шестого триггеров каскада, предшествующего предыдущему и первого, второго, третьего и четвертого триггеров следую82 4 щего каскада, выход первого управляющего триггера соединен с входом второго управляющего триггера, выход которого подключен к входу первого уп.равляющего триггера следующего каскада, выходы первого регистра сомножителя подключены к входам второго регистра сомножителя, выходы которого подключены к входам первого регистра . сомножителя следующего каскада, тактовые входы второго, третьего, четвертого, пятого и шестого триггеров, первого регистра переносов и первого регистра делителя соединены с первой шиной тактовых импульсов устройства, тактовые входы седьмого, девятого, десятого, одиннадцатого, и двенадцатого триггеров, второго регистра сомножителя второго регистра частичного результата, второго регистра делимого и второго управляв его триггера соединены с второй шиной тактовых импульсов устройства (2 1.

Недостаток устройства - ограниченная область применения, связанная с невозможностью обработки комплексных чисел.

Uenb изобретения - расширение области применения.

Поставленная цель достигается тем, что устройство для умножения чисел в непозиционной системе счисления, содержащее группу из (0+1) входных регистров (h - число рабочих оснований системы остаточных классов — СОК ), входы котовых являются информационными входами устройства, первую группу иэ (0+!1 вспомогательных регистров, входы первых двух иэ которых подклюцены к выходам соответствующих входных регистров группы, первый и второй блоки памяти, первый и второй адресные регистры, первый и второй сумматоры, триггер, содержит вторую,третью и четвертую группы из 2 h вспомо- гательных регистров, пятую и шестую группы иэ и вспомогательных регист" ров, седьмую из 3 (8+1 } вспомогательных регистров, восьмую группу иэ (п+1) вспомогательных регистров, девятую груп" пу из?(0+2 ) вспомогательных регистров, десятую, одиннадцатую, двенадцатую и тринадцатую группы из(и +2 ) вспомогательных регистров, группу из и блоков умножения, первую группу из и арифметических блоков, вторую группу из

0+2 арифметических блоков, первую груп. пу из 0 сумматоров, вторую группу иэ

3(h+1 ) сумматоров, третью и четвертую группы из ll +? сумматоров, пятую груп-

d гистров четвертой группы, выходы f --х из которых подключены к входам j --x . вспомогательных регистров пятой груп" пы,выходы j-x вспомогательных регистров третьей группы подключены к пер" вым входам (2;-1)-х групп элементов И первого блока, выходы 1-х вспомогательных .регистров пятой группы подключены к первым входам 2 "х групп элементов И первого блока, входы первого и второго адресных регистров являются соответственно первым и вторым управляющими входами устройства, а выходы подключены к адресным входам соответственно первого и второго блоков памяти, вторые входы элементов всех групп первого блока объединены и являются третьим управляющим входом устройства, выходы элементов И

1,2 -1 ) и 2.-х групп первого блока под1 ключены соответственно к первым и вторым входам j-x формирователей переполнения группы, первые и вторые входы которых подключены к входам первого регистра переполнения, первый выход которого подключен к первому входу формирователя числа переполнений, второй вход которого подключен к выходу триггера, вход кото" рого является четвертым управляющим входом устройства, первые и вторые входы первого и второго сумматоров, первой группы соответственно объединены и подключены к выходам соответственно первого и второго входных ре-, гистров группы, входы третьего сумма" тора первой группы подключены к анхо дам tl-го и(и+1 )-го входных регистров группы, выходы j-x сумматоров первой группы подключены к входам "х вспомогательных регистров шестой груп". пы, выход первого из которых подключен к второму входу первого сумматора, а (n -1 )-го и о-го - к входам второго сумматора, i -е выходы 1 -х арифметических блоков первой группы подключены к входам j -х вспомогательных регистров седьмой группы (К = 1,2,3 J, выходы 1-х иэ которых (i = 2,3,5,6, 8,9 J подключены к первым входам i-x сумматоров второй группы, выходы пер-. вого, четвертого и седьмого из которых подключены к вторым входам соответст- венно второго, пятого и восьмого сум" маторов второй группы, первые входы (j +2f+1)-х сумматоров второй группы (j" -1,2,...,11)объединены и подключены к первому выходу четвертого вспомогательного регистра третьей группы, пер" вый вход первого, вторые входы седьмо5 101, 382 пу из (и+2) сумматоров, шестую группу из(п+1) сумматоров, первый, второй, .третий и четвертый вспомогательные регистры, регистр интервального индекI Ca первый и второй регистры переполнения, группу из о формирователей переполнения, формирователь числа переполнений, первый блок из 2h групп эле" ментов И, второй блок из 2(п+2) групп элементов И, причем 2 выходов перво- Я

ro блока памяти подключены соответственно к входам 2 и вспомогательных регистров второй группы. выходы i -х из которых .(i = 1,2... °,й ) подключены к входам л-х вспомогательных регистoos третьей группы. выходы )-х (j =

=й +1,..., 2п } вспомогательных оегистоов атооой группы подключены к первым входам i-х блоков умножения группы, выходы j-x вспомогательных регистров второй группы подключены к вторым входам j х блоков умножения группы, второй вход умножения, второй вход деления первого арифметического блока первой группы, первый вход сложения второго арифметического блока первой группы и первый вхоа сложения n-ro арифметического блока первой группы объединены и подключены к выходу nepsoro вспомогатель" ного регистра первой группы, первый 8õoð сложения первого арифметическоIro блока первой группы, второй вход умножения. и второй вход деления второго арифметического блока первой группы, второй вход сложения и "-го 3j арифметического блока первой группы объединены и подключены к выходу второго вспомогательного регистра первой группы, вторые аходы сложения первого ивторого арифметическихблоков первой 49 группы, вторые входы умножения и деления }l-го арифметического блока первой группы и второй вход первого сумматора объединены и подключены к выходу n-ro вспомогательного регистра первой группы, выходы(о+1)-ro вспомогательного регистра первой группы подключены к входу первого вспомогательного регистра, выход первого сумма.эра подключен к входу второго вспомога - а тельного регистра, выход второго сумматора подключен к входу регистра интервального индекса, выходы i -x блоков умножения группы подключены к входам j-x вспомогательных регистров

55 третьеи группы, выходы 1 -х и j-x вспомогательных регистров третьей группы подключены соответственно к входам 1 х х ре

382 8 рого регистра переполнения, входом подключенного к выходу формирователя числа переполнения, выходы сумматоров четвертой группы подключены к входам соответствующих вспомогательных регистров десятой группы, выходы которых подключены к первым входам элементов И соответствующих четных групп второго блока, первые входы эле-. ментов И четных групп второго блока подключены к выходам соответствующих вспомогательных регистров десятой группы, вторые входы элементов И всех групп второго блока объединены и являются пятым управляющим входом устройства, выходы элементов И каждой пары нечетной и четной групп подключены соответственно к первым и вторым входам соответствующих сумматоров пя.той группы, выходы которых подключе-, ны к входам соответствующих вспомогательных регистров тринадцатой группы, выходы которых, кроме (A+2)-го,.подключены к первым входам соответствующих сумматоров шестой группы, вторые входы которых объединены и подключены к выходу (и +2 )-го регистра тринадцатой группы, выходы сумматоров пятой группы являются выходом устройства.

На чертеже представлена структурная схема предлагаемого устройства.

Устройство содержит группу входных регистров, первую группу 2 сумматоров, первую группу 3 вспомогательных регистров, первый 4 и второй 5 блоки памяти, первый 6 и второй 7 сумматоры, первый 8 и второй 9 адресные регистры, вторую 10 группу вспомогательных регистров, группу 11 из блоков умножения,первую 12 группу арифметических блоков, третью 13, четвертую 14, пя тую 151 шестую 16 и седьмую 17 группы вспомогательных регистров, вторую группу 18 из четырех сумматоров восьмую 19 группу вспомогательных регистров, первый 20 и второй 21, третий 22 и четвертый 23 регистры, вторую группу 24 арифметических блоков, первый блок 25 из 2п групп элементов, девятую 26 группу вспомогательных регистров, группу 27 формирователей переполнения, третью 28 группу сумматоров, триггер 29, первый 30 регистр переполнения, десятую 31 и одиннадцатую 32 группу вспомогательных регистров, формирователь 33 числа переполнения, второй 34 регистр переполнения, четвертую 35 группу сумматоров, двенадцатую 36 группу вспомогательных регистров, второй блок 37 из 2(п+?) 7 1015 го, десятого и одиннадцатого сумматоров второй группы объединены и подключены к первому выходу пятого scnoмогательного регистра третьей группы, вторые входы первого и четвертого сум-s маторов второй. группы объединены и подключены к выходу и -го вспомогательного регистра третьей группы, вторые входы 3 1-х сумматоров второй группы (j 1,2,...,П+! !) объединены и подключе- 10 ны к выходу регистра интервального индекса, выходы сумматоров второй группы подключены к входам соответствующих вспомогательных регистров восьмой группы, выходы j-x из которых (= 15

= 1,4,7,10,11) подключены к первым входам сложения соответственно К-х (К = 1,2,...,й+2) арифметических бло- ков второй группы, выходы j-x вспомогательных регистров восьмой группы (j = 2,5,8 }, подключены к вторым входам сложения соответственно К-х (К = 1,2,...,п ) арифметических блоков второй группы, выходы g «x вспомога-. тельных регистров восьмой группы (> = 3,6,9,12 ) подключены к первым входам, умножения соответственно К-х (К = 1,2,3,5 ) арифметических блоков второй группы, вторые входы умножения К-х (К = 1,2,...,h ) арифметичесЭО ких блоков второй группы подключены к выходам К-х вспомогательных регистров четвертой группы. первые входы умножения (и+! )-го и (и+2 )-ro ариФметических блоков второй группы под" ключены к выходам соответственно тре-З5 тьего и четвертого регистров. входы которых подключены к соответствующим выходам второго блока памяти, .вторые входы сложения (Ь+1)-го и (и+2 -ro арифметических блоков второй группы объединены и подключены к выходу шестого вспомогательного регистра третьей группы, выходы суммы и произве дения арифметических блоков второй группы соответственно подключены к входам вспомогательных регистров девятой группы, выходы К-й пары (К =

= 1,2,...,0+2 которых подключены к соответствующим входам К-х сумматоров третьей группы, выходы которых соответственно подключены к входам вспомогательных регистров десятой группы, выходы которых подключены соответственно к входам вспомогательных регистров одиннадцатой группы, И выходы которых подключены соответственно к первым входам сумматоров чет" вертой группы, вторые входы которых объединены и подключены к выходу вто1»11538 элементов и пятую группу 38 из(п +2) сумматоров, тринадцатую 39 группу вспомогательных регистров, шестую 40 группу сумматоров, регистр 41 интервальногоиндекса,первый 42,второй43, третий 44, четвертый 45 и пятый 46 управляющие входы устройства.

Каждый арифметический блок первой группы состоит из сумматора, умножителя и делителя по модулю Р .

»в

Каждый арифметический блок второй группы состоит из сумматора и умножи" теля по модулю P-.

»

В данном описании используются следующие обозначения: Р., Р2,...,Р система попарно взаимно йростых модулей, такая, что Р, Ъ 2(< +1), P )r9„ гдв с - некоторое фи,:сированное натуральное число; М =(И.,И2,...,И множество элементов М.,H,,......,,И 1, 20

2 (К - проиэвольное натуральное число);. (с ) = (qp (Р < 1,qp 13 диайазон изменения выходных чисел предлага.емого умНожителя крмплексных чисеЛ, ! 3 2S где р =11 р,; х g- целая часть

-», » действительного числа х. (x)= 2 (g),если х1 < х f x)+ — <

jõ),если (x)+ — 4X < )х(, 1

» Х l p " наименьший неотрицательный вычет < сравнимым с величиной х по мо Зф дулю Р; о». =1с(.. Р "fp -i-я цифра нор- мированного модулярного кода целого действительного числа А по основанию Р;, где о(,. =(A1р ° p

Р

1 1- Р,. .МО

= 1,2,3; % = 6"- )а<(- точное эначе; ние некоторого поворачивающего множил теля; l Ю .- ) ц - при лижен- ное значение поворачивающего множителя, 43 где Э(М) - интервальный индекс числа

%, определяемый соотношением

f4 - число поворачива»(ж»их множителей; (х., х2..., хК) - k - разрядное двоичное число, (k - натуральное число) .

Устройство выполняет умножение целого комплексного числа А = А + ) А

»» действительная и мнимая части которо"

ro в модулярном коде с интервалом в .один модульный такт через входные информационные шины устройства поступают во входные регистры 1. Комплексная . константа (поворачивающий множитель ) щ< и — — в непозиционном коде храЬ Р5 нится в блоках постоянной памяти 4 и g по адресам, передаваемым в адресные . регистры 8 и 9 соответственно по уп равляющим входным устройствам 41 и 42.

Результатом умножения является целое комплексное число 8 = В + j 8»», действительная и мнимая части которого в модулярном коде формируются соответ-. ственна на выходах устройства в двух смежных модульных тактах в соответствии с соотношениями у Э A%t+A w (А" ж - фи") )

< Н

Л< W n<< где ч =; ч 5 Q = »(» Рр

Ф = % Рр

Щ - произвольные элемент множества i»<,» < o(I ; ,",> <>, Р" (p,.; ш =twlp; (<=<,<(; где 3(<(»(»1»(»»+д<»ч(»") и )(д "1ц»+Я» @<») интервальные индексы соответственно чисел А W + А",W»" и

»

А" % + А»ef" (4)

Перед первым тактом работы модулярй код Ь» е г < з ) числа А врез входные шины передается в регистры 1, а адрес, по которому в первом блоке 4 памяти записана информация о числе И, через первый управляющий вход 1 передается в адрес»- »й регистр 8.

11 1015382

На первом такте работы из блока 41 памяти считываетс)) набор вычетов ш, М. ) 8 ) ). ) )))2, )о3, котоРые передаются в р) гистры 10. Цифры оС; с выхода регистров 8 передаются в регистры 3, и кроме того, на первый и второй входи сумматоров 2. В результате на выходах сумматоров 2 соответ-" ственно сформируются вычеты, tO

12 ) 3

P +

5 а на выходах деления ) ервой 12 груп- пы арифметических блоков сформируются: величины г) ) 1 2 f 2 с е7

« ч е ) К 1 + гЗ И

Р j

Р2 которые передаются в соответствующие регистры 15.

На втором такте второй сумматор 7 2© складывает по основанию Р вычеты, находящиеся в регистрах 15, полученная величина f(Л ) If(А )Р,1 записы) вается в регистр 20 (f(A ) - интервальный индекс числа А, определяемый 3 по фоРмуле, аналогичной формуле (1).

В то же время вычеты с)) с выходов регистров 10 пересылаются в регистры f2, а также подаются на соответствующие входы. 8 результате на выходах бло- 3в ков умножения 11 группы, на выходах умножения первой 12 группы арифметических блоков и на выходе первого сумматора б сформируются величины

И тактов и передаваемые величины

N входов

Информационный вход

0(А ), 2(А ) 0(адрес И ), 1(адрес И ), 2(адрео W"), 3(адрес W ) 2(адрес W ), 3(адрес Ч"), 4(адрес W"), 5(адрес W )

5(1), 6(1)

5(0) „6(1)

7(1), 8(1), 5

Из таблицы видно, что на третьем такте управляющий вхрд 44 не воз на выходах сложения первой 12 группы арифметических блоков сформируются величины

Полученные величины с выходов перечисленных блоков передаютея в их выходные регистры 13 и 17, а в адресный регистр 9 передается адрес, по которому в блоке 5 памяти записана дополнительная информация о числе со .

На третьем такте Работы устройства вычеты со из первых регистров 13 пере. сылаются в регистры 14, вычет d.4 из (и+1)-го регистра 3 пересылается в первый регистр 20, вычеты у . с выходов j-x регистров 13 пересылаются в

1-е регистры 14 и подаются на первые входы j-x групп элементов И 25. 8 таблице для управляющих входов устройства указаны номера модульных тактов, на которых по соответствующим входам передаются те или иные величины.

После номера такта в круглых скобках приводится передаваемая величина. буждается, поэтому величина через группы элементов И 25 не проходит.

5382

14 у» Ф ф\Ф 4 3

Р

Р Р3

3 г Тз

Р2 Рз и 2

13. 101

Вычеты Э подаются также на соответствующие входы соответствующих .1 сумматоров 18, которые формируют величины (" 7,10 11)

Параллельно с этим 2-е сумматоры

Ъ группы 18 (В = 2,5,8) формируют величины (1=1,, n)

Одновременно из второго блока 5 памяти по адресу, заданному в регистре 9, считываются вычеты Mп+1 и (и„+2 и передаются в регистры 22 и 23, а К -е сумматоры второй группы 18 (К= и, 2 и, 3п, 4п ) формируют величины

Благодаря конвейерной структуре предлагаемого умножителя комплексных чисел, с 2-го модульного такта нан чинается вычисление произведения А а на третьем и четвертом тактах на" чинаются вычисления соответственно произведений А"ж" и А" %t выполняемых так же к и ак в случае произве дений Л О .

10 На пятом такте модульные 1-е сум" маторы группы 28 (1 = 1,2,..., и, и+1,и +2 складывают по основанию Р1 величины Ь и 5„, поступающие на . их входы. Результат сложения Р no-, >s ступает в i å регистры 31. Параллельно с этим вычеты у и " . (0(ц !)р соответственно с выходов 1-х регистров 15 и j -х регистров 13 (= n+1, п +2 через группы элементов И 25, управля- °

10 емые посредством третьего управляющего входа 44, поступают на второй и первый входы i-x формирователей 27 переполнения по модулю P., формирующих на выходах величины по модулю два,. и которые передаются в виде 2 и единиц и нулей на первый регистр 30 переполнения. В это же время по управляющему входу 45 на триггер 29 поступает

1= 1,..., n,n+1.

Величины, полученные в данном модульном такте, фиксируются на соот- . ветствивиих регистрах 19.

На четвертом такте вычеты с.выходов регистров 14 (j = и +1, 0+2, и +3 пересылаются в соответствующие регистры 15, j -е арифметические блоки второй группы 24 на выхо- . дах сложения (l = 1,2,..., n,п +1, 11 +2 формируют величины

45 у-»

Ре

РФ

S. = 5 .. о

Вычисленные величины передаются на соответствующие регистры 26, S0

i --e арифметические блоки второй группы 24 на выходах умножения Формируют величины величина S, нулевое значение которой указывает на то, .что в данном такте на входы формирователей 27 поступают цифры слагаемых вида (2, . а единичное значение величины S соответствует .случаю, когда на входы этих блоков поступают слагаемые вида (3 J.

На шестом модульном такте вычеты пересылаются из регистров 31 в !

:регистры 32, а формирователь 33 числа переполнения определяет суммарное число переполнений, происшедшее по модулю P„, Р2 и РЗ Числ перепол нений вместе с признаком 5 передается в регистр 34, и далее на седьмом такте - на первые входы сумматоров 35, на вторые входы которых из регистров 31 подается модулярный код -(р, I, p ),. Величины, сформированные на выходах сумматоров 35, записываются в регистры 36, откуда на, восьмом такте через четные группы элементов .И блока 37 подаются на вторые входы соответствующих.сумматоров 38, на первые входы которых через нечетные группы элементов И блока 37 с выходов регистров 31 подаются 1"е- цифры интервального индекса числа А " %I" (= 1,2,...,й +2 ).

В результате сумматоры 38 определят модулярный код (0I. д g Д ) 15 i 1 015382 16 интервального индейса (4 а +Д" р Ч йзведения. На этом выполнение опера который записывается в регистрах 39. . ции умножения комплексных чисел А и

Ня девятом такте цифры д ; % заканчивается.

I (1,2,3,61с выходов регистров 38 по- Таким образом, введение в состав деется нв первые входы сумматоров 4D, s устройства двенадцати групп вспомов нв вторые мх входы с выходе (пт2 -го гвтельных регистров, пяти гDYllh сУМ регистре 39 подается циФра О 9 . 8 ре- мвторов, двух блоков по 2 п групп зультате на выходах сумматоров ФО в ; элементов И, двух групп арифметисоответствии с (2 ) сформируется моду- ческих блоков, формирователей перелярный код (p<, уь,, ) дейст 4 полнения и числа переполнения, ревительной части 8 пройзведения Ащ гистров переполнения и соответствую" в системе счисления в модулями Р,, щих связей, позволяет на данном уст. Р, Р и Р Ф а на десятом модульйом ройстве выполнять умножение комптакте в соответствии с (3) будет по- лексных чисел в непозиционной систе.лучен иодулярный код (pJ„, p, p", l5 ме счисления, существенно повышая . j3 + ) мнимой части В Ф исков ого про- при этом скорость вычисления.

1015382

ВНИИПИ Заказ 3217/46 Тираж 706 Подписное филиал ППП "Патент", г. Ужгород, ул. Проектная, 4