Цифровой генератор синусоидальных сигналов

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК всю H 03 K 3/80

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCH0MV СВИДЕТЕЛЬСТВУ у.".-. в ..

«

3%и

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 2992370/18-21 (22) 10.10.80 (46) 15.05.83. Вюл. 18 (72) Л. Б. Печковский (71) Ленинградское проектно-экспериментальное отделение ВНИИПРОЕКТЭЛЕКТРОИОНТАЖ (53) 621.374(088.8) (56) 1. Авторское свидетельство СССР

М 538480, кл. H 03 K 4/02, 1976.

2. Авторское свидетельство СССР по заявке М 2825207/18-21, кл. H 03 K 3/80, 1979. (54) (57) ЦИФРОВОЙ ГЕНЕРАТОР СИНУСОИДАЛЬНЫХ СИГНАЛОВ, содержащий первый, второй цифровые интеграторы, одновибратор, шины тактовой частоты и установки амплитуды сигнала, о т л ич а ю шийся тем, что, с целью уменьшения погрешности воспроизведения мгновенного значения сигнала, в качестве цифровых интеграторов использованы реверсивные счетчики импульсов и в него введены первый и второй делители частоты, первый и второй блоки неравнозначности, первый и второй блоки выбора, первые входы которых соответственно подключены к выходам пер„„ЯО„„! 03 8203 A вого и второго делителей частоты, вторые входы соответственно — к входам первого и второго блоков неравнозначности и выходам второго и первого цифровых интеграторов, первые выходы соответственно - к первым входам первого и второго цифровых интеграторов, а вторые выходы соответственно — к вторым входам первого и второго цифровых интеграторов, причем разрядные выходы первого цифрового интегратора соединены с разрядными входами второго блока неравнозначности, разрядные выходы которого соответственно подключены к разрядным входам второго делителя частоты, а разрядные выходы л второго цифрового интегратора соедиЩ иены с разрядными входами первого блока неравнозначности, разрядные выходы которого подкпюкены к раараднын входам первого делителя частоты, причем вход одновибратора подключен к выходу второго цифрового интегратора, Ьд д а выход - к третьему входу первого цифрового интегратора, разрядный вход « которого подключен к шине установки амплитуды сигнала, а шина тактовой 00 частоты соединена с входами счета Ю делителей частоты. 4Р

1018203 2

Изобретение. относится к импульсной технике и может быть использовано в цифровых устройствах управления и регулирования.

Известен генератор синусоидальных сигналов, содержащий двоичные счетчики, управляемые делители напряжения, триггер, задающий генератор, источники опорного напряжения, элементы

И $1)

Недостатком устройства является низкая функциональная возможность.

Наиболее близким к предлагаемому является генератор синусоидальных колебаний, содержащий первый накапливающий сумматор, выход которого подключен ко входу делителя кода, выход которого подключен к информационному входу накапливающего сумматора, одновибратор, шины установки частоты и амплитуды сигнала (2) .

Недостатком устройства является большая погрешность воспроизведения мгновенного значения сигнала.

Цель изобретения - уменьшение погрешности воспроизведения мгновенного значения си,гнала.

Поставленная цель достигается тем, что в цифровом генераторе синусоидаль ных сигналов, содержащем первый, второй цифровые интеграторы, одновибратор, шины тактовой частоты и установки амплитуды сигнала, в качестве цифровых интеграторов использованы реверсивные счетчики импульсов и в него введены первый и второй делители частоты, первый и второй блоки неравноэначности, первый и второй блоки выбора, первые входы которых соответственно подключены к выходам первого и второго делителей частоты, вторые входы соответственно — к входам первого и второго блоков неравнозначност и выходам второго и первого цифровых интеграторов, а первые выходы соответственно - к первым входам первого и второго цифровых интеграторов, вторые выходы соответственно — к вторым входам первого и второго цифровых интеграторов, причем разрядные выходы первого цифрового интегратора соединены с разрядными входами второго блока неравнозначности, разрядные выходы которого соответственно подключены к раэрядным входам второго делителя частоты, а разрядные выходы второго цифрового интегратора соединены с разрядными входами первого блока неравноэначности, разрядные

15

20 выходы которого соответственно подключены к разрядным. входам первого делителя частоты, причем вход одновибратора подключен к выходу второго цифрового интегратора, а выход — к третьему входу первого цифрового интегратора, разрядный вход которого подключен к шине установки амплитуды сигнала, а шина тактовой частоты соединена со входами счета делителей частоты.

На- чертеже приведена блок-схема устройства.

Цифровой генератор синусоидальных сигналов содержит первый и второй цифровые интеграторы 1 и 2, одновибратор

3, первый и второй блоки 4 и 5, выбора входов счетчика, первый и второй блоки 6 и j неравнозначности, первый и второй делители частоты 8 и 9. Раэ25

40 и

55 рядные входы первого цифрового интегратора 1 подключены к шине установки амплитуды сигнала, шина тактовой частоты f соединены со входами счета первого и второго делителей частоты.

Первые входы первого и второго блоков

4 и 5 выбора входов счетчика подключены к выходам первого и второго делителей 8 и 9 частоты, вторые входы соответственно - ко входам первого и второго блоков 6 и 7 неравнозначности и выходам второго и первого цифровых интеграторов 2 и 1, а первые выходы соответственно — к первым входЪм пер-. вого и второго цифровых интеграторов 1 и 2, вторые выходы соответственно - ко вторым входам первого и второго цифровых интеграторов 1 и 2. Раз- рядные выходы первого цифрового ин" тегратора соединены с разрядными входами второго блока 7 неравнозначности, разрядные выходы которого соответственно подключены к разрядным входам второго делителя 9 частоты, а разрядные выходы второго цифрового интегратора 2 соединены с разрядными .входами первого устройства 6 неравнозначности, разрядные выходы которого соответственно подключены к разрядным входам первого делителя 8 частоты. Так же вход одновибратора 3 подключен к выходу второго цифрового интегратора 2, а выход - к третьему входу первого цифрового интегратора 1.

Импульсы шины тактовой частоты поступают на входы счета делителей частоты 8 и 9. Импульсы с выхода первого

* делителя частоты 8 через блок 4 выбора. входа счетчика поступают на входы амплитуды.

3 10182 первого цифрового интегратора 1. Если в первом цифровом интеграторе (реверсивном счетчике 1) записано положительное число, импульсы поступают на второй вход (-1) вход вычитания кодов, а если записано в нем отрицательное число, то импульсы поступают. на первый вход, вход сложения кодов (+1).

Импульсы с выхода второго делителя 9 частоты поступают через второй блок 10 выбора входа счетчика на первый и второй входы цифрового интегратора 2.

Если во втором цифровом интеграторе

2 (реверсивном счетчике) записано положительное число, импульсы посту- 15 лают на первый вход вход сложения

3 (+1), если записано отрицательное число, то импульсы поступают на второй вход, вход вычитания (-1). Между содержимым первого цифрового интегра- 20 тора 2 и значением частоты на выходе второго делителя 9 частоты и соответственно между содержимыми второго цифрового интегратора 2 и значением частоты на выходе. первого делителя частоты существует грямо пропорциональная зависимость. Это достигается на основе подключения разрядных выходов второго цифрового интегратора 2 через первое устройство 6 неравнозначности по разрядным входам первого делителя 8 частоты, с выхода которого сигналы через первое устройство 4 выбора входа счетчика поступают на входы первого цифрового интегратора, а также на основе подключения разрядных выходов первого цифрового интегратора l через второе устройство 7 неравнозначности к разрядным входам второго. делителя 9 частоты, с выхода которого сигналы через второе устройство 5 выбора входа счетчика роступают на входы второго цифрового интегратора 2. Блоки неравнозначности 6 и 7 обеспечивают выделение абсолютных значений кодов первого и второго цифровых интеграторов l и 2 независимо от -их знаковых разрядов. На их входы поступают сигналы знаковых разрядов соответствующих цифровых интеграторов, на разрядные взводы - значения кодов. При отри03 4

1цательных значениях кода происходит инвертирование его значения в устройстL. вах неравнозначности, а при положительных значениях кода он передается без изменений на его выход.

Так как цифровые интеграторы 1 и 2 являются интеграторами по отношению ко входной частоте делителей частоты 8 и 9, поэтому устройство представляет собой два интегратора, охваченHbIx обратной связью. Если разрядности счетчиков цифровых интеграторов 1 и

2 и разрядности делителей частоты 8 и 9 равны, то содержимое первого и второго цифровых интеграторов изменяется по синусоидальному закону, причем амплитуды сигналов равны, а сами сдвинуты по фазе на 90 по отношению друг к другу, отсюда следует, что содержимое первого цифрового инвертора 1 является производной содержимого второго цифрового интегратора 2. Регулировка амплитуды с ...нала осуществляется по значениям кода шины установки амплитуды в моменты времени, когда содержимое второго цифрового интегратора равно нулю. При этом срабатывает одновибратор 3 и импульс с него поступает на вход первого цифрового интегратора 1 для установки амлитудц; с шины установки

Устройство обеспечивает высокую стабильность частоты, которая определяется стабильностью тактовой час-, тоты. Высокая стабильность тактовой частоты легко обеспечивается кварцованными генераторами. Мгновенное значение сигнала и его точностные характеристики определяются самим принципом,. цифровым методом формирования сигнала и зависит от разрядностей цифровых интеграторов, делителей частоты и частоты тактовых импульсов и легко может быть достигнута погрешность воспроизведения 0,14. Особен-,,ностью устройства является возмож1 ность установки значения амплитуды выходного сигнала, опережая на 90О, в моменты, когда его значение равно нулю.

1018203

Составитель Р.Нижаметдинов

Редактор И.Иитровка Техред В.Далекорей Корректор Е.Рощко

Заказ 3559/52 ираж 936 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Носква, Ж-35, Раушская наб., д 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4