Цифровой формирователь манипулированных сигналов

 

1. ЦИФРОВОЙ ФОРМИРОВАТЕЛЬ МАНИПУЛИРОВАНИКХ СИГНАЛОВ, содержащий два делителя частоты, накапливающий сумматор, блок памяти, дешифратор , сумматор и фильтр нижних частот, от л и ч а ю щ и йен тем, что с целью повышения точности при формировании сигналов с многопозиционной амплитудной, частотной и фазовой манипуляцией, введены распределитель, цифроаналоговый преобразователь , триггер, элемент Ии кодер, выходы которого подключены к информационным входам накапджвающего сумматора, управлякяций вход которого соединен с входом триггера, с первым входом элемента И и с вы .ходом первого делителя частоты, вход которого соединен с входом кодера и с выходом второго делителя частоты , вход которого соединен с первым входом распределителя, выходы которого подключены к одним входам . блока памяти, другие входы и выходы которого соединены соответственно с выходами дешифратора и со входами сумматора, выходы которого через цифроаналоговый преобразователь подключены ко входам фильтра нижних частот, при этом первый выход триггера соединен с вторым входом элемента И, выход которого подключен ко второму входу распределителя, и с первым входом деимфратора, к рому входу которого подключен второй выход триггера, а вьлходы накапливакнцего сумматора соединены с соответствуюазими входами деиифратора. 2.Устройство по П.1 ,о т л и 1 а ю щ е ее я тем, что деоифратср содержит два регистра н распределитель , выходы которого подключены к одним входам регистров , выходы которых являются выходами деаифратора , входами которого являются входф распределителя и другие входы регистров . 3.Устройство по п. 1, о т л и чающееся TeM,w что кодер б содержит три триггера, два сумматора по модулю два и два элемента И, при этом первый выход первого ригге ра подключен к первому входу второго триггера, второй вход которого соединен с вторым входом первого триггера, второй выход которого под ключен к первому входу первого сумматора по модулю два, второй вход которого -соединен с выходом первого элемента И, первый вход которого О соединен с выходом второго сумматора по модулю два, первый вход которого соединен с выходом второго о триггера и с первш 4 входом третьего :триггера, второй вход и выход которо го соединены соответственно с втоо: рым входом второго триггера и с перС вым входом второго элемента И, второй вход и выход которого соединены соответственно с вторым входом перя вого элемента И и с BTopt t входом второго cyi« 4aтора по моду;ш два, при чем выходы сумматоров по модулю два и выход третьего триггера являются выходами кодера, входами которого являются первые входы триггеров я вторые входы элементов И.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

3(51) Н 04 Х 27/26

ГОСУДАРСТВЕННЫЙ НОМИТЕт СССР

ПО-ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

{Zl.) 343457 5/1.8-09. (22) 04.01 82 (46) 23.05.83. Бюл. Р 19 (72) В.С. Савватеев, A.K.Nóñóëìàí кулова, Т.И. Никифорова и H.И,Комаров (53) 621.376.52(088.8) (56) 1. Авторское свидетельство СССР

9 653764 кл. Н 04 L 27/20, 1976 (прототип). (54 ) (57) 1. ЦИФРОВОЙ ФОРИИРОВАТГЛЬ МАНИПУЛИРОВАНИЕМ СИГНАЛОВ, содержащий два делителя частогы, накапливающий суьпчатор, блок памяти, дешифратор, сумматор и фильтр нижних частот, отличающийся тем, что с целью повышения точности при формировании - сигналов с многопозиционной амплитудной., частотной и фазовой манипуляцией, введены распределитель, цифроаналоговый преобразователь, триггер, элемент И и кодер, выходы которого подключены к информационным входам накапливаю щего сумматора, управляющий вход которого соединен.с входом триггера:, с eiервым входом элемента И и,с выходом первого делитвля частоты, вход которого -соединен с входом кодера. и с выходом второго делителя частоты, вход которого соединен с пер, вым входом распределителя, выходы которого подключены к одним входам, блока памяти, другие входы и выходы которого соединены. соответственно с выходами дешифратора и со входами сумматора, выходы которого через цифроаналоговый преобразователь подключены ко входам фильтра нижних частот, при этом первый выход триггера соединен с вторым входом элемента И, выход которого подключен ко второму входу распределителя, и,SU„„f 019663 A с первым входом деьыфратора, к второму входу которого подключен второй выход триггера, а выходы накал" лнвающего сумматора соединены с соответствующими входами дезяфратора.

2. Устройство по п.l,о т л и ч аю щ е е с я тем, что дезкфратор содержит два регистра и распредели" тель, выходы которого подключены к одним входам регистров, выходы которых являются выходами дезифратора, входами которого являются входы распределителя и другие входы регистров.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что кодер содержит три триггера, два суммато- I ра по модулю два и два элемента И, при этом первый выход первого тригге ра подключен к первому входу второго триггера, второй вход которого соединен с вторым входом первого триггера, второй выход которого под- 9. ключен к первому входу первого сумматора по модулю два, второй вход " которого соединен с выходом первого элемента И, первый вход которого соединен с выходом второго суммато" ра по модулю два, первый вход кото." рого соединен с выходом второго триггера и с первым входом третьего

:триггера, второй вход и выход которо го соединены соответственно с вторым входом второго триггера и с первым входом второго элемента И, второй вход и выход которого соединены соответственно с вторым входом пере вого элемента И и с вторыя входом второго сумматора по модулю два, при чем выходы сумматороэ по модулю два и выход третьего триггера являются выходами кодера, входаыи которого являются первые входы триггеров и вторые входы элюаентов И.

1019бб3 входом третьего триггера, второй вход и выход которого соединены соответственно с вторым входом второго

10 триггера и с первым вх ои второго элемента И, второй вход и.выход .которого соединены соответственно со вторым входом:первого элемента И и с BTQpHN входом второго сууМатора

15 по модулю два, причем выходы .сумматоров пс модулю два и выхад третьего триггера являются выхсфами кодера, .входами которого являются .первые . входы триггеров и вторые входы эле2О ментов И.

На Фиг. 1 представлена структурная электрическая схема предложенного цифрового формирователя; на фиг. 2 - вариант выполнения кодера.

Цифровой формирователь манипулир рованных сигналов содержит распределитель 1, блок 2 памяти, кодер 3, сумматор 4, цифроаналоговый преобразователь 5, фильтр 6 нижних частот, первый и второй делители частоты

7 и 8 соответственно, элемент И 9, триггер 10, канапливающий сумматор

1l, дешифратор 12, состоящий иэ рас-. пределителя 13 и двух регистров. 14, и 15. При этом кодер состоит иэ (Фиг. 2) первого 16, второго 17 и третьего 18 триггеров, первого и второго сумматоров по модулю два 19 и 20 соответственно и первого и второго элементов И 21,, 22 соответ40 ственно.

Цифровой формирователь манипулированных сигналов работает следующим образом.

От источника сообщения (не покаф5 вано) на первый вход цифрового Формирователя, а именно на первый вход кодера З,.каждые Тс поступают данные, соответствующие вариан" там разностей фаэ при относительной

5О .Фаэовой манипуляции или частоте амплитуды передаваемой посылки при .частотной .амплитудной манипуляции .

На второй вход цифрового Формирова .теля одновременно с данными посту5 -;пает последовательность импульсов с частотой, .равной частоте отсчетов посылки. Передаваемые данные после перекодирования иэ относительного кода в двоичный.с выхода кодера 3 поступают на накапливающий сумматор

11, где происходит сложение значений этих данных с .результатом суммирования всех предыдущих кодов данных. Ийменение бита передаваемых данным соответствует скачку фазы

65 или частоты. амплитуды передаваемой

Изобретение относится к технике . связи и может использоваться для передачи дискретной информации по каналам связи, Известен цифровой формирователь манипулированных сигналов, содержащий два делителя частоты, накацли вающий сумматор, блок памяти, дешифратор, сумматор: и -4щльтр нижних частот (1) .

Однако известный ЙифРваОй 4ИФЗЖВ . рователь имее низкую точность при.

Формировании сигналов с многопозиционной амплитудой, частотной и фазовой манипуляцией .

Цель изобретения - повышение точности при, Формировании сигналов с многопозиционной амплитудной, частотной и фаэовой манипуляцией.

Поставленная цель достигается тем, что в цифровой формирователь манипулнрованных,сигналов, содержа" щий два делителя частоты, накапливающий сумматор, блок памяти, дешифратор,:сумматор и фильтр нижнпх частот, введены распределитель, цифроаналоговый преобразователь, тригге элемент И и кодер, выходЫ которого подключены к информационным входам накапливающего .сумматора, управляющий вход которого соединен с входом триггера, с первым входом элемента

И и с выходом первого делителя час тоты, вход которого соединен с.входом кодера и с выходом второго делителя частоты, вход которого соединен с первым входом распределителя, выходы которого подключены к одним входам блока памяти, другие входы и выходы которого соединены соответственно с выходами дезжфратора и со входами сумматора, выходы которого через цифроаналоговый преобразователь подключены ко входам фильтра нижних частот, при этом первый выход триггера. соединен со вторым входом элемента И, выход которого нодклвчен ко второму входу распределителя, и с первым входом дешифратора, к второму входу которого подключен второй выход триггера, а выходы накапливающего сумматора соединены с соответствующими входами дешифратора.

При этом. дешифратор содержит Яда регистра и распределитель,. выходы которого-подключены к однйм входам

:регистров, выходы которых являются .выходами дешифратора, выходами ко...торого являются .входы распределителя .и другие входы регистров.

Причем кодер содеркит три триггера, два сумматора по модулю два и два элемента И, при этом первый выход первого триггера подключен. к первому входу второго триггера, второй вяод которого соединен с вто рым входом первого триггера, второй .выход которого подключен к первому входу первого сумматора по модулю два, второй вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом второго сумматора по модулю два, первый вход которого соединен с выходом второго триггера. и с первым

3..919б63 посылки. Результат суммирования подается на вход распределителя 13 де-. .шифратора 12, который производит преобразования поступающего двоичного кода,в позиционный и по соответствующему входу подает его в. блок 2. памяти. Затем происходит запись сигнала логической 1 с выхода распределителя 13 в одну из ячеек регистров 14 или 15, причем запись прОизводится передним Фронтом импульса, поступакщего с выхода. триггера 10.

Сигнал логической - 1" с выходов регистров 14 или 15 поступает на соответствующий вход блока 2 памяти и является сигналом разрешения на считывание информации, записанной в данном блоке памяти. На каждую строку блока 2: памяти поступают импульсы считывания с выхода распределителя 1„ на второй вход которогo . -20 поступают импульсы с частотой F отсчета. Распределитель 1 обнуляется сигналом с выхода элемента И 9.

Импульсы:считывания с. блока памяти подаются со сдвигом, .равным 1/2Т,. 25 посылки (Ha-за формирования посылок с перекрытием). Считйванйе отсчетов .эталонов .производится параллельно на сумматор 4. В цифроаналоговом преобразователе 5 цифровые посылки -ЗО преобразуются в-аналоговые и. Фильтр нижних. частот 6 отфильтровывает по" лученный аналоговый сигнал.

Рассмотренный поийцип реализации цифроаналогового формирования сигналов с относительной фазовой манипуляцией:приемлем и для сигналов с амплитудной и -частотной манипуляцией, при этом данные с кодера поступают. непосредственно .на групповой вход дешифратора. 46

Использование нового цринципа формирования манипулированного сиг-. нала, реализуемого с помощью блока памяти, дешифратора и. цифроаналогово" го преобразователя, по сравнению с 45 известным позволяет обеспечить в предложенном цифровом формирователе требуемую точность формирования сигнала. Для Формирования любого манипулированного сигнала достаточ-. но записать соответствующую ему копию эталона.перекрывакицихся иоеылок, сформированного с учетом огибающих, а именно коды отсчетов эталона, .в блок памяти, считывая их соответственно передаваемому символу-и суммируя, можно получить. нижний сигнал.

Таким образОм, по сРазненив С Известным предложенный. цифровой форми рователь позволяет повысить точность

Формирования сигнала, которая опре= деляется.количеством разрядов в кодах отсчетов, разрядностью цифроаналогового преобразователя, частотой формирования отсчетов и избирательностью фильтра нижних частот. Разряд- ность отсчетов формируемых сигналов может фыть выбрана любой,, что обеспечивает необходимую точность формирования манипулированного сигнала.

Кроме того, известный цифровой формирователь и другие аналогичные устройства позволяют .Формировать без изменения.их схем только один. из видов манипуляции. В то- время, как предложенный цифровой формирователь . позволяет формировать сигналы любого вида манипуляции, что существенно расширяет его Функциональные возмож-, ности.

Помимо повышения точности формирования передаваемых сигналов и. рас шнрения Функциональных возможностеЯ преддоженный цифровой формирователь обеспечивает-более высокую в...cpasненни с известным надежность, так как реализуется на высоконадежных типовых функциональных узлах вычис.т1ительной техники, выпускаемых или намеченных в будущем к серийному выпуску, это .же обстоятельство cmpe-, деляет низкую стоимость предложенно-. го цифрового формирователя.

1019ббЗ

Заказ .3728f54

Таран 677 оное

9ИИИВИ Государственного комитета СССР.ао делам изобретений и открытий

113635, Москва, Ж-35, Раушская наб., д. 4/5

ЪФ

° ф Ю Вф ЮЮЮ аве»

Фнжал ШШ "Патент, г. Укгород, ул. Проектная, 4 .

Составитель В. Полянский.Редактор В. Лазаренко Техред К.Мыцьо Корректор Г Реаетник

ЮЭ