Устройство для моделирования топологии сетей

 

„„SU„„1024930

СОЮЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

G 06 F 15/20

Э

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

° °

С0

Ю

CO

CO

,21) 3389418/18-24 (22) 02.02.82 (46) 23.06.83. Бюл. N 23 (72) А.Г.Додонов, В.В. Месяц, С.П.Пе:лехов, В.M.Øèøìàðåâ, А.M.Ùåòèíèí и А.А.Котляренко (71) Институт проблем моделирбвания в энергетике AH Украинской CCP (53) 681 3(083.8) (56) 1. Авторское свидетельство СССР

N 422002, кл. G 06 G 7/48, 1972.

2. Авторское свидетельство СССР

N 686033, кл. G 06 F 15/20, 1977 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ТОПОЛОГИИ СЕТЕЙ, ° содержащее блок памяти адресов первой выходящей ветви узлов сети, блок памяти адресов первой входящей ветви узлов сети, регистр адреса выходящей ветви, регистр адреса входящей ветви, выходы регист.ров соединены с адресными входами соответственно блока памяти адресов выходящих ветвей узлов сети и блока

-памяти адресов входящих ветвей узлов сети, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены блоки памя. ти адресов начальных и конечных узлов ветвей сети, регистры адреса конечного узла ветви и конечного узла сети, первый и второй триггеры, первый и второй дешифраторы, дешифратор сравнения кодов, первая и вторая линии задержки, семь элементов ИЛИ, шесть элементов И и элемент НЕ, причем адресный вход блока памяти адресов .начальных узлов ветвей сети является входом задания адреса начальной ветви устройства, управляющий вход блока памяти адресов начальных уэлов ветвей сети является пусковым входом устройства и соединен с входом первой линии задержки и первым входом первого элемента ИЛИ, адресный вход блока памяти адресов конечных .узлов .ветвей сети является входом задания адреса конечного узла ветви устройства, управляющий вход блока памяти адресов конечных узлов ветвей сети является входом прерыва,ния работы устройства и соединен с входом второй линии задержки и единичным входом первого триггера, первый вход первого элемен. та И соединен с входом элемента НЕ, и является входом приема сигналов окончания работы моделей ветвей е устройства, информационный вход регистра адреса конечного узла ветви соединен с выходом блока памяти адресов конечных узлов ветвей сети и адресным входом блока памяти адресов первой входящей ветви узлов сети, управляющий вход регистра адреса конечного узла ветви соединен с выходом второй линии задержки и управляющим входом блока памяти адресов первой входящей ветви узлов сети, информационный. вход регистра адреса, конечного узла сети является вхо-. дом задания адреса конечного узла сети устройства, выход регистра адреса конечного узла сети соединен с первым входом дешифратора cpaeнe" ния кодов, второй вход которого сое. динен с выходом регистра адреса ко-. нечного узла ветви и первым входом второго элемента ИЛИ, второй вход второго элемента ИЛИ соединен с выходом блока памяти адресов начальных узлов ветвей сети, а выход - с ад1024930 ресным входом блока памяти адресов первой выходящей ветви узлов сети, управляющий вход которого соединен с выходом третьего элемента ИЛИ,первый вход которого соединен с выхо; дом первой линии задержки, выходы блоков памяти адресов выходящих ветвей и первой выходящей ветви узлов сети соединены с входами четвертого элемента ИЛИ, выход которого соединен с информационным входом регистра адреса выходящей ветви, выход которого является выходом адреса входящей ветви устройства и соединен с входом первого дешифратора, выход которого подключен к нулевому входу второго триггера и первому входу пятого эле мента ИЛИ, второй вход которого соединен с выходом элемента НЕ и первым входом шестого элемента ИЛИ, выход пятого элемента ИЛИ является выходом сигналов включения моделей ветвей устройства, выход регистра адреса входящей ветви является выходом адреса входящей ветви устройства. и сое. динен с входом второго дешифратора, выход которого соединен с вторым входом третьего элемента ИЛИ, вторыми входами первого и шестого элементов ИЛИ и первым входом второго элемента И, второй вход которого под ключен к выходу дешифратора сравнения

Изобретение относится к вычислительной технике и может быть исполь зовано при построении специализированных вычислительных устройств . для моделирования сетевых задач, в частности задач организационного управления.

Известно устройство для моделиро-. вания сетевых графиков, содержащее блок управления, блок формирования топологии, генератор импульсов и блок моделей ветвей по числу работ сетевого графика, каждая из которых выполнена в виде задатчиков адресов, формирователя временных интервалов, триггеров и элементов И, ИЛИ, HE (1), Недостатком устройства является значительное время, затрачиваемое на моделирование адресов, которое закодов, а выход является выходом сигнала окончания работы устройства, выход nepeoro элемента И соединен с единичным входом второго триггера, выход которого соединен с первыми входами третьего и четвертого элементов И, выход первого триггера соединен с первыми входами пятого и шестого элементов И, вторые входы третьего и пятого элементов И соединены с первым входом тактовых импульсов устройства, вторые входы четвертого и шестого элементов И соединены с вторым входом тактовых импульсов устройства, выходы третьего и четвертого элементов И соединены соответственно с управляющими входами блока памяти адресов выходящих ветвей узлов сети и регистра адреса выходящей ветви,вь)ход пятого элемента И соединен с вторым входом первого элемента И, выход которого соединен с управляющим входом блока памяти адресов входящих ветвей узлов сети, выход которого подключен к первому входу седьмого элемента ИЛИ, второй вход которого соединен с выходом блока памяти адресов входящей ветви узлов сети, а выход - с информационным входомрегистра адреса входящей ветви, управляющий вход которого соединен с выходом шестого элемента И. висит от максимального числа узлов исследуемых сетей.

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее блок адресов памяти первой выходящей ветви узлов. сети, блок памяти адресов первой входящей ветвиузлов,регистр адреса выходящей ветви,регистрадреса входящейветви,выходы регистров подключены кадресным входам соответственно блока памяти адресов выходящих ветвей узлов сети и блока памяти адресов входящих ветвей узлов сети (2 .

Недостатком известного устройства является невозможность параллельного моделирования сети.

Целью изобретения является повышение быстродействия устройства.

1024930

4 восставленная цель достигается тем, что в .устройство для моделирования топологии сетей введены блоки памяти адресов начальных и конечных узлов ветвей сети, регистры адреса конеч- 5 ного узла ветви и конечного узла сети, первый и второй триггеры, первый и второй дешифраторы, дешифратор сравнения кодов, первая и вторая линии задержки, семь элементов

1О

ИЛИ, шесть элементов И и элемент НЕ, причем адресный вход блока памяти адресов начальных узлов ветвей сети является входом задания. адреса начальной ветви устройства, управляющий вход блока памяти адресов начальных узлов ветвей сети является пусковым входом устройства и соединен с входом первой линии задержки и первым входом первого элемента

ИЛИ, адресный вход блока паямти адресов конечных узлов ветвей сети является входом задания адреса конечного узла ветви устройства, управляю б щии вход блока памяти адресов конечных узлов ветвей сети является входом . прерывания работы устройства и соединен с входом второй линии задержки и единичным входом первого триггера,первый вход первого элемента И соединен с входом элемента НЕ и является входом приема сигналов окончания работы моделей ветвей устройства, информационный вход регистра адреса конечного узла ветви соединен с выходом блока з5 памяти адресов конечных узлов ветвей сети и адресным входом блока памяти адресов первой входящей ветви узлов сети, управляющий вход регистра адреса конечного узла ветви соединен с 40 выходом второй линии задержки и управляющим входом блока памяти адресов первой входящей ветви узлов сети, информационный вход регистра адреса конечного узла сети является входом задания адреса конечного узла сети устройства, выход регистра адреса конечного узла сети соединен с первым входом деаифратора сравнения кодов, второй вход которого соединен с выходом регистра адреса конечного узла ветви и первым входом второго элемента ИЛИ, второй вход второго элемента ИЛИ соединен с выходом блока памяти адресов начальных узлов ветвей сети, а выход — с ад- . ресным входом блока памяти адресов первой выходящей ветви узлов сети, управляющий вход которого соединен с выходом третьего элемента ИЛИ, первый вход которого соединен с выходом первой линии задержки, выходы блоков памяти адресов выходящих ветвей и первой выходящей ветви узлов сети соединены с входами четвертого элемента ИЛИ,, выход которого соединен с информационным входом регистра адреса выходящей ветви, выход которого является вЪ|ходом адреса входящей ветви устройства и соединен с входом первого дешифратора, выход которого подключен к нулевому входу второго триггера и первому входу пятого элемента ИЛИ, второй вход которого соединен с выходом элемента НЕ и первым входом шестого элемента ИЛИ, выход пятого элемента ИЛИ является выходом сигналов включения моделей ветвей устройства, выход регистра адреса входящей ветви является выходом адреса входящей ветви устройства и соединен с входом второго дешифратора,выход которого соединен с вторым входом третьего элемента ИЛИ, .вторыми входами первого и шестого элементов

ИЛИ и первым входом второго элемента

И, второй вход которого подключен к выходу дешифратора сравнения кодов, а выход является выходом сигнала окончания работы устройства, выход первого элемента И соединен с единичным входом второго триггера, выход которого соединен с первыми входами третьего и четвертого элементов И, выход первого триггера соединен с первыми входами пятого и шестого элементов И, вторые входы третьего и пятого элементов И соединены с первым входом тактовых импульсов устройства, вторые входы четвертого и шестого элементов И соединены с вторым входом тактовых импульсов устройства, выходы третьего и четвертого элементов И соединены соответственно с управляющими входами блока памяти адресов выходящих ветвей узлов сети и регистра выходящей ветви, выход пятого элемента И соединен с вторым входом первого элемента И, выход которого соединен с управляющим входом блока памяти адресов входящих ветвей узлов сети, выход которого подключен к первому входу седьмого элемента ИЛИ, второй вход которого соединен с выходом блока памяти адресов первой входящей ветви узлов сети, а выход — с инфор5 1 мационным входом регистра адреса входящей ветви, управляющий вход которого соединен с выходом шестого элемента И.

Дополнительные элементы и соединения, введенные в устройство, позволяют осуществить формирование каналов передачи информации между элементами моделируемой сети, время организации которых не зависит от общего числа узлов сети, .э определяется только количеством входных, и выходных ветвей для рассматриваемого узла.

На фиг.1 изображена структурная схема устройства; на фиг.2 — схема дешифратора сравнения кодов.

Устройство содержит блок 1 памяти адресов начальных узлов ветвей сети, блок 2 .памяти адресов конечных узлов ветвей сети, блок 3 памяти адресов выходящих ветвей узлов сети, блок 4 памяти адресов входящих.ветвей узлов сети, блок 5 памяти адресов первой выходящей ветви узлов сети 5, блок 6 памяти адресов первой входящей ветви узлов сети, регистр

7 адреса выходящей ветви, регистр 8 адреса входящей ветви, регистр 9 адреса конечного узла ветви, регистр 10 конечного узла сети

1 триггеры 1! и 12, дешифратор 13 и

14, дешифратор !5 сравнения кодов, линии !6и 17задержки,элементы ИЛИ18- .

24,элементы И25-30 иэлемент НЕ31. !

Входами устройства являются полюса

32 и 33,. соединенные соответственно с адресным входом блоков 1 и 2 памяти начального узла и конечного узла.

На входные полюса 34 и 35 подаются соответственно серии импульсов ГИ1 и ГИ2, сдвинутых относительно друг друга. Полюс 36 предназначен для получения сигнала "Пуск", по которому начинается моделирование заданной топологии сети. Выходами устройства являются полюса 37 и 38, соединенные соответственно с выходами регистров .7 и 8 выходящей и входящей ветвей. . Полюс 39 предназначен для выдачи сигнала конца моделирования заданной топологии сети.

Блоки 1-6 памяти предназначены для хранения информации о топологии моделируемых сетей. В блоке памяти по адресу номера ветви хранится номер начального узла данной ветви, в блоке 2 памяти по адресу номера ветви - номер конечного узла

024930 6 данной ветви, в блоке 5 памяти по адресу номера узла - номер ветви, выходящей из рассматриваемого узла, причем если выходящих ветвей несколько, то берется произвольно любая ветвь и считается первой, а остальные по порядку образуют цепочку выходных ветвей для данного узла. Вторичная нумерация выходящих ветвей

to может осуществляться в порядке возрастания номеров ветвей. В блоке 6 памяти по адресу номера .узла хранится номер первой ветви, входящей в рассматриваемый узел (нумерация входящих ветвей производится также произвольно), в блоке 3 памяти по адресу первой выходящей ветви — номер второй ветви, выходящей из того же узла, а по адресу второй выходящей ветви - номер третьей ветви, выходящей из указанного узла и т.д. Если . какая-либо ветвь сети в процессе дополнительной нумерации оказалась последней в цепочке, то по ее ад2s ресу в блоке 3 памяти хранится информация Х. В блоке 4 памяти по адресу первой входящей ветви хранится номер второй ветви в цепочке входящих ветвей .для данного узла. Если ветвь в цепочке входящих ветвей является последней, то по ее адресу хранится ийформация Х. Таким образом, блок

3 памяти хранит адреса цепочек ветвей . выходящих из узлов, а блок 4 памяти адре35 са цепочек ветвей, входящих в узлы.

Количество ячеек в блоках 1-4 паМяти определяется числом ветвей, а в блоках 5 и 6 памяти - числом узлов моделируемых сетей. о Регистры 7 и 8 адреса выходящей и входящей ветввй в устройстве представляют собой регистры с параллель:ным приемом информации. Регистр 7 предназначен для промежуточного xpa4s нения адреса (номера) ветви при рассмотрении ветвей, выходящих иэ узла, а регистр 8 используется для хранения адресов (номеров), входящих в узел. Регистры 9 и tO выполнены g аналогичным образом .и предназначены соответственно для промежуточного хранения адреса и рассматриваемого узла сети и для постоянного хранения адреса конечного узла сети.

Дешифратор 15 сравнения кодов предназначен для поразрядного соавнения кодов, хранящихся в регистрах 9 и

10, и содержит элементы ИЛИ 40 и 41 элемент И 42 и полосы 43-48.

24930 8 чального узла сети. Код первой выходящей ветви с выхода блока 5 памяти поступает через элемент ИЛИ

20 на информационный вход регистра

7 выходящей ветви и записыватеся в него по первому импульсу ГИ1, поступившему на управляющий вход регистра с выхода элемента И 29.

7 10

Аешифраторы 13 и 14 состояния предназначены для сравнения по я поступающих на них кодов с кодовой комбинацией состояния Х, заданного постоянно в схеме.

Устройство работает следующим образом.

В блоки 1-6 памяти заносится ин формация о топологии моделируемой сети. Регистры 7-9 предварительно обнуляются, а в регистр 10 конечного узла сети заносится код номера (адрес) узла сети, который выбран при данном моделировании последним.

Триггеры 11 и 12 находятся первоначально в нулевом состоянии.

После начального установа. на полюс 32 устройства подается код номера ветви, выходящей из узла принятого при данном решении за начальный.

Таким образом, при решении любой сетевой задачи информация о топологии сети хранится в блоках памяти, конечный узел сети задается кодом в регистре 10, а начальный узел определяется по адресу номера ветви в блоке 1 ламяти.

В некоторый момент времени сигнал

"Пуск", поступающий на полюс 36, проходит через элемент ИЛИ 24 и устанавливает триггер 12 в единичное состояние. Единичное состояние триггера

12 разрешает прохождение серии импульсов ГИ1 (полюс 34) и ГИ2 (полюс 35) соответственно через элементы И 29 и

30. Кроме того сигнал "Пуск" поступает на. вход линии 16 задержки и на вход считывания блока 1 памяти начальных узлов. При поступлении сигнала разрешения выбора в блоке 1 памяти происходит считывание ячейки памяти по адресу номера ветви,поступающего с полюса 32., Так как ветвь выб. рана, как выходящая из начального узла сети, то на выходе блока 1 памяти появляется код начального узла сети

3 который поступает через элемент

ИЛИ 19 на адресный вход блока 5 памяти первой выходящей ветви. Через время задержки, достаточное для считывания информации из блока 1 памяти, сигнал "Пуск" появляется на выходе линии 16 задержки и поступает через элемент ИЛИ 18 на вход счи тывания блока 5 памяти. Сигнал выборки по адресу начального узла позволяет считать из блока 5 памяти код номера ветви, являющейся первой в цепочке ветвей и выходящей из наЗаписанный код первой выходящей ветви с выхода регистра 7 поступает на адресный вход блока 3 памяти, а также на выходной полюс 37 устройства, Устройство в процессе моделирования сложной сети осуществляет логическое соединение моделей ветвей, настроенных на реализацию различных функций. При появлении кода номера выходящей ветви на полюсе 37, кото20 рый подключается ко всем моделям ветвей, происходит подготовка к включению только одного элемента, соответствующего первой ветви, выходящвй из начального узла. Затем импульс ГИ2, 25 сдвинутый относительно импульса ГИ1, поступает на вход считывания блока

3 памяти и по адресу первой выходящей из начального узла ветви осуществляет выборку второго номера ветви, выходящей из того же узла. Код номера считанной ветви через элемент

ИЛИ 20 поступает на информационный вход регистра 7 выходящей ветви и с приходом второго импульса ГИ1 запи35 сывается в указанный регистр. Код номера ветви снова поступает на полюс

37 и подготавливает к работе следую-.. щую элементарную модель. Так осущест.вляется выборка номеров ветвей, выхо40 дящих из начального узла до тех пор

У пока не сосчйтана последняя ветвь в цепочке.

По адресу ее номера в блоке 3 памяти считан код Х, который записыва45 ется в регистр 7. В этом случае в полюса 37 не включена ни одна модель ветви, но так как выход регистра 7 подключен к дешифратору 13 состояния Х, то в комбинационной схеме путем сравнения кодов определяется

50 информация о конце цепочки, записанная в регистре 7. Дешифратор 13 вырабатывает на выходе сигнал, который поступает на нулевой вход триггера

12, сбрасывает его в нулевое состоя55 ние, кроме этого сигнал с выхода дешифратора поступает на полюс 46. С полюса 46 устройства выработанный сигнал поступает на входы всех эле9 10 ментарных моделей, но включает только те, которые подготовлены к включению, а именно модели ветвей, соединенные по топологии с начальным узлом сети. При получении сигнала. включения модели начинают. выполнение заданных функций, что определяет моделирование соответствующей задержки. Та» кая обработка информации осуществляется до тех пор, пока какая-нибудь модель не закончит выполнение своих функций. В данной ситуации на полюс

47 устройства с выхода элементарной модели подается сигнал прерывания, а на полюсе 33 появится код номера ветви, соответствующей модели, вызвавшей остановку моделирования сети.

Код номера ветви с полюса 33 поступает на адресный вход блока 2 памяти, а сигнал прерывания с полюса

47 поступает на вход триггера 11 устанавливает его в единичное состояние. Единичное состояние триггера

11 разрешает прохождение импульсов

ГИ1 и ГИ2 через элементы И 27 и 28.

Кроме этого сигнал прерывания поступает на вход линии 17 задержки и на вход считывания блока 2 памяти. С приходом сигнала выборки в блоке

2 по адресу номера ветви, вызвавшей прерывание, происходит считывание, из ячейки, в которой записан номер конечного узла рассматриваемой ветви.

Код считанного номера узла с выхода блока 2 памяти поступает на адресные входы блока 6 памяти и на информационные входы регистра 9 адреса конечного узла. Через время задержки, догтаточное для считывания информации из блока 2 памяти, сигнал прерывания появляется на выходе линии 17 задержки. Далее он поступает на управляющий код регистра 9 адреса конечного узла и на вход считывания блока 6 памяти.

По задержанному сигналу прерывания в регистре 9 происходит запись номера конечного узла, а в блоке 6 памяти по адресу конечного узла— считывание номера ветви первой в цепочке входящих ветвей в рассматриваемый узел. Код номера первой входящей ветви .с выхода блока 6 памяти поступает через элемент ИЛИ 22 на информационный вход регистра 8 входяшей ветви и записывается в него по первому импульсу ГИ1, поступающему на управляющий вход, регистра с

24930 10 выхода элемента И 27. С выхода регистра 8 код номера первой входящей ветви поступает на все элементарные модели, моделирующие ветви сети. По адресу номера ветви осуществляется опрос модели, соответствующей первой ветви в цепочке входящих ветвей в рассматриваемый узел. Если модель к этому моменту времени еще не закон-.

10 чила выполнение заданной функции, то на ее выходе, соединенном с полюсом

48 устройства, отсутствует сигнал, в результате чего через элемент НЕ 31 выдает разрешение на сброс триггера

15 11 (через элемент ИЛИ 23) в нулевое состояние. Кроме этого сигнал с выхода инвертора HE 31 поступает через элемент ИЛИ 2 1 и полюс 46 на входы всех элементарных моделей и снимает

20,прерывание выполнения различных функций в работающих моделях. Выработка сигнала снятия, прерывания в данном случае вызвана тем, что модель, соединенная с рассматрир ваемым конечным узлом, не закончила моделирование своей временной задержки, а следовательно, функция конъюнкции этого узла еще не реализо вана. Если опрошенная модель уже сформировала свою функцию, то на полюсе 48 появится сигнал, который выдает разрешение на прохождение импульса ГИ2 через элемент И 25 на вход считывания блока 4 памяти входящей ветви. На адресные входы блока

4 памяти в это время поступает код номера первой входящей ветви в цепочке с выхода регистра 8. По адресу первой входящей ветви из бло4 ка 4 памяти считан код номера второй ветви в цепочке входящих ветвей, который поступает через элемент

ИЛИ 22 на информационные входы регистра 8 и записывается в него с

45 приходом второго импульса ГИ1 с выхода элемента И 27; Далее осуществляется через полюс 38 опрос окончания работы следующей модели, входящей в рассматриваемый узел, и

50 переход к следующей ветви в цепочке входящих ветвей.

Процесс формирования цепочки ветвей продолжается до тех пор, пока не опрошены все ветви, входящие

5 в рассматриваемый узел, что соответствует выполнению функции коньюнкции относительно входных ветвей для рассматриваемого узла. В этом

102493

11 случае по адресу последнего номера ветви в цепочке иэ блока 4 памяти . считана информация Х, определяющая конец цепочки. Код Х записывается в регистр 8 входящей ветви и

5 далее поступает на вход дешифратора

14 состояния Х, который путем сравнения кодов вырабатывает сигнал конца цепочки. Полученный сигнал проходит через элементы ИЛИ 23 и 24 и 10 устанавливает триггеры 11 и 12 соответственно в нулевое и единичное состояние. Сигнал с выхода дешифратора

14 поступает также на вход элемента

И 26, второй вход которого связан с tS выходом дешифратора 15 сравнения кодов; Дешифратор 15 сравнивает коды, хранящиеся в регистре 10 конечного узла сети и в регистре 9 конечного узла. Регистр 10 хранит код конеч- 20 ного узла сети, а регистр 9 - код рассматриваемого узла сети, сформировавшего функцию конъюнкции в данный момент времени. Если значения этих кодов совпадают, дешифратор 15 срав- 25 нения кодов выдает разрешение на прокождение сигнала конца цепочки с выхода дешифратора 14 состояния

Х через элемент И 26 на выходной полюс 39, что соответствует концу gp моделирования заданной топологии сети.

Если не сформирован конечный узел сети, то сигнал с выхода дешифратора

14 поступает через элемент ИЛИ 18 на вход считывания блока 5 памяти первой выходящей ветви.,На адресный вход блока 5 памяти в-этот момент времени поступает код номера сформированного узла сети. По сигналу вы- 4 борки из блока 5 памяти считан код . номера ветви, являющейся первой в цепочке ветвей, выходящих из рас сматриваемого узла сети. Код считанной ветви через элемент ИЛИ 20 поступает на информационный вход регистра 7 выходящей ветви, а так как триггер 12 выдает разрешение на элементы И 29 и 30, то по пришедшему импульсу ГИ1 значение этого кода записано в регистр 7. C его выхода значение номера ветви поступает че0 12 реэ полюс 37 к элементарным моделям, где осуществляется подготовка к включению элемента, соответствующего рассматриваемой ветви. Затем осуществляется подготовка к работе остальных . ветвей в цепочке, которые последовательно считываются по импульсу ГИ2 из блока 3 памяти. Когда сформирована вся цепочка выходящих ветвей, по адресу последней ветви в регистр 7 занесено код Х, что является признаком для выработки дешифратором 13 состояния Х сигнала снятия прерывания на полюс 46.

Включенные элементарные модели продолжат выполнение своих функций до тех пор, пока какая-нибудь иэ них не реализует свое значение. Этап обработки информации в процессорах сменяется этапом моделирования заданной топологии сети. Так процесс моделирования сети продолжается до тех пор, пока не реализована функция конъюнкции последнего узла сети. В этом случае произойдет совпадение кодов записанных в регистрах 9 и 10,и дешифратор 15 сравнения кодов выдаст разрешение на элемент И 26 для прохождения сигнала конца моделирования с дешифратора 14 на полюс 39. При этом последовательность включения элементарных моделей, соответствующих моде- . лируемым ветвям, строго определялась . заданной топологией сети.

Использование новых элементовблоков памяти адресов начального и конечного узлов ветвей сети, ре" гистров адреса конечного узла ветви и конечного узла сети, дешифраторов, триггеров, элементов НЕ, И, ИЛИ, позволяет организовать параллельное моделирование сетей.

Таким образом, устройство позволяет осуществлять коммутацию решаюих элементов при параллельном моделировании различных сетей, в частности при исследовании систем связи, энергетических систем, биологических систем, сетевых проектов и других систем, имеющих сетевую структуру °

3024930

43)

«е, Ор

@et

4b> г

Q$ "г

Составитель С.Назаров

Редактор H.Pîãóëè÷ Техред Т.Фанта Корректор А .Дзятко

Заказ 4397/46 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4