Устройство для сжатия информации

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (И) (1) С 08 С 15/06

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

)

ОПИСАНИЕ ИЗОБРЕТЕНИЯР" ;.,н ABTopcHoMv свидетельству " (;:,. "l

Ч (21) 3454385/18-24 (22) 18.06.82 (46) 23.09.83. Бюл. ) 35 (72) Г.Г.Живилов, 8.А.Прянишников

- и H.M,Ñìåòàíèí (53) 621.398(088.8) (56) 1. Авторское свидетельство СССР и 617827, кл. Н 03 K 5/159, 1977.

2. Авторское свидетельство СССР

И 888165 кл. 6 08 С 19/00, 1980 (прототип).

/ (54) (57) 1. УСТРОЙСТВО ДЛЯ СЖАТИЯ

ИНФОРМАЦИИ, содержащее преобразователь аналог- код,- первый вход которого объединен с первым входом блока временной дискретизации и подключен к входу устройства, первый выход. блока временной дискретизации соединен с вторым входом преобразова- . теля аналог"код и первым входом блока управления, второи выход - с первым входом блока адресации и вторым входом блока управления, первый, второй и третий выходы которого соедине" ны соответственно с вторым входом блока временной дискретизации, вторым и третьим входами блока адреса" ции, первый выход которого соединен с первым входом первого блока памяти, третий выход блока временной дискретизации соединен. с четвертым входом блока управления, и преобра-: зователь код-аналог, выход которого-. соединен с выходом устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия устрой" .. ства, в него введены регистры записи, коммутатор, второй и третий блоки .памяти, распределитель и дешифратор,, четвертый выход блока управления соединен с первым входом первого регистра записи, второй вход которого соединен с выходом преобразователя аналог-код, выход - с первыми входами коммутатора, второго и третьего блоков памяти, выход коммутатора соединен с первым входом второго регистра записи, второй вход которого соединен с пятым выходом блока управления, выход - с входом преобразователя коданалог и вторым входом первого блока памяти, выходы первого, второго и третьего блоков памяти соединены соответственно с вторым, третъим и четвертым входами коммутатора, пятый, шестой и седьмой входы которого соеди-Я нены соответственно с первым, вторым и третьим выходами дешифратора, четвертый выход которого соединен с восьмым входом коммутатора и третьим вхо- % дом блока управления, шестой выход блока управления соединен с четвертым входом блока адресации и первыми входами дешифратора и распределителя, седьмой выход - с пятым входом блока адресации, второй и третий выходы которого соединены соответственно с вторым и третьим входами дешифратора, четвертый -выход блока адресации соединен с четвертым входом дешифратора и вторым входом распределителя, третий вход которого соединен с восьмым выходом блока управления,-выходы распределителя соединены соответственно с третьим входом первого блока памяти и вторыми входами второго и третьего блоков памяти, третьи входы .которых подключены к первому выходу блока адресации.

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок адресации

1О4 выполнен на коммутаторах, счетчике адреса записи, счетчике адреса считывания, регистре, формирователе импульсов, триггере, инверторе, элементе сравнения, элементе ИЛИ и элементе И, первые выходы счетчика адреса записи. соединены с первыми входами первого коммутатора и первыми входами регистра, выходы которого соединены с первыми входами элемента сравнения, выход которого соединен с первым входом элемента И, выход элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом счетчика адреса считывайия, первые выходы .которого соединены с вторыми входами элемента сравнения и вто.рыми входами первого коммутатора, выход формирователя импульсов соединен с вторым входом элемента ИЛИ, выход триггера соединен с первыми входами второго и третьего коммутаторов, вторые входы которых объединены с вторым входом элемента И и подключены к выходу инвертора, выход второго коммутатора соединен с вторым входом счетчика адреса считывания, выход третьего коммутатора соединен с третьими входами первого коммутатора и элемента сравнения, третий вход третьего коммутатора соединен с шиной логического нуля, второй вход регистра подключен к первому входу блока адресации, вход триггера и третий вход второго коммутатора подключены к второму входу блока адресации, четвертый вход первого. коммутатора, объединенные вход инвертора, вход формирователя импульсов и четвертые входы второго и третьего коммутаторов и вход счетчика адреса записи подключены соответственно к третьему, четвертому и пятому входам блока адресации, выход первого коммутатора. и первый выход счетчика адреса записи подключены соответственно к первому и второму выходам блока адресации, выход счетчика адреса считывания соединен с третьим входом элемента И и третьим выходом блока адресации, второй выход счетчика адреса записи со." единен с четвертым выходом. блока адресации.

3. Устройство по п.1, о т л и ч а-: ю.щ е е с я тем, что дешифратор выполнен на коммутаторе, формирователе. импульсов, инверторах, триггерах и элементах И, .выход формирователя импульсов соединен с входом первого триг"

3711 гера, первый выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого инвертора, второй выход первого триггера соединен с первыми входами второго и третьего элементов

И, вторые входы которых подключены к соответствующим выходам коммутатора, выход второго элемента И соединен с ,первым входом четвертого элемента И, ;второй вход которого через второй ин.вертор соединен с первым входом коммутатора, выход четвертого элемента И через второй триггер соединен с пер выми входами пятого и шестого элементов И, выход третьего элемента И соединен с вторыми входами пятого и шестого элементов И, выходы первого, второго, пятого и шестого элементов И соединены..с соответствующими выходами дешифратора, объединенные вторые вхо=.< ды коммутатора и четвертого элемента

И, третий и четвертый входы коммута-. тора..и.,объединенные входы первого инвертора и формирователя импульсов подключены соответственно к первому, второму, третьему и четвертому вхо" дам дешифратора. . 4. Устройство по п.1, о т л и ч а" ю щ е е с я тем, что блок управления выполнен на формирователях импульсов, . коммутаторах, генераторе импульсов,, триггерах, инверторе, элементе И, элементе ИЛИ и. элементе задержки, выход первого формирователя импульсов сединен с первым входом первого элемента И, второй вход которого .соединен с выходом инвертора, выход - с первым входом первого триггера, второй вход которого объединен с первым входом второго триггера и подключен к выходу второго формирователя импульсов, выход первого триггера соединен с.первыми входами элемента ИЛИ, первого и второго коммутаторов, первый выход элемента ИЛИ соединен с первым входом третьего коммутатора и вторым входом второго. коммутатора,; выход которого соединен с входом эле" мента задержки, первый выход которого соединен с вторыми входами первого. и третьего коммутаторов, выход генератора импульсов соединен с первым входом второго элемента И и .входом третьего формирователя импульсов, вы;. ход которого соединен с третьим вхо" дом первого и второго коммутаторов и первым входом третьего элемента И, второй -вход которого соединен с вы-

43711

10 ходом второго триггера, второй вход которого подключен к шине Пуск, вход первого инвертора, вход второго формирователя импульсов, второй вход элемента. ИЛИ и четвертые входы первого и второго коммутаторов подключены к первому входу блока управления, объединенные третий вход третьего коммутатора и пятый вход второго коммутатора подключены к второму входу блока управления, вход первого формирователя импульсов и шестой вход второго коммутатора подключены соответственно к третьему и четвертому входам блока управления, выход тре- тьего элемента И, выход третьего коммутатора, выход второго элемента И, второй,.третий и четвертый выходы элемента задержки, выход первого коммутатора подключены соответственно к первому-седьмому выходам блока управ-: ления, второй выход, элемента ИЛИ . подключен к второму входу второго. элемента И и восьмому выходу блока управления.

5. Устройство по п.1, о т л и ч а- ю щ е е с я тем, что распределитель

- выполнен на триггерах, инверторе, эле. ментах И и элементе ИЛИ, первый выход первого. триггера соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом первого элемента И, второй выход первого триггера соединен с первым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход инвертора соединен с вторым входом второго элемента И и первыми входами второго тригера и третьего элемента

И, выход второго триггера соединен с вторым входом третьего элемента И и,. первым входом четвертого элемента И, объединенные вторые входы первого и четвертого элементов И и третий вход третьего элемента И подключены к .первому входу распределителя, объединенные входы nepsoro триггера и инвертора и третий вход четвертого элемента И подключены к второму входу распределителя, объединенные третий вход первого элемента И и четвертые входы третьего и четвертого элементов И подключены к третьему входу распределителя, выходы первого, четвертого и третьего элементов И подключены со! ответственно к первому, второму и третьему входам распределителя.

Г

Изобретение относится к автоматика и вычислительной технике и предназначено для согласования полосы вход-. ного сигнала с полосой пропускания анализирующей и измерительной аппа- 5 ратуры.

Известно устройство для временного сжатия сигналов, содеращее несколько петель накопления. с коммутатором и рециркуляционную линию задержки в каждой петле, используемую в качестве запоминающего устройства, сумматор, выход которого является выходом устройства. Устройство содержит также. блок управления, входы элементов за" поминания уровня напряжения.и вход коммутатора первой петли накопления объединены и образуют входную шину устройства Ц

Однако известное устройство не мо- 20 жет быть использовано в задачах автоматического измерения характеристик

2 периодических сигналов, так как не осуществляет выделение, периода входного сигнала. Кроме того, оно не on" ределяет оптимальное число измеряемых ординат на периоде сигнала и вследствие этого погрешность аппроксимации входного сигнала может оказаться выше допустимой, при этом устройство обладает низким быстродействием, так как требует предварительного и независимого нахождения величины периода.

Наиболее близким к изобретению по технической сущности и достигаемому эффекту является устройство для вре- . менного сжатия входного сигнала, содержащее преобразователь аналог-код, блок. временной дискретизации, блок определения периода вхсдного сигнала и блок умножения частоты, первые вхо" ды которых подключены к входу устрой" ства, блок управления, преобразова" гель код-аналог, выход которого со711 4

3 1043 единен с выходом устройства, блок памяти, первый вход которого подключен к первому выходу блока адресации,. первый вход последнего соединен с первым входом блока уиравпения и с. первым выходом блока временной дискретизации, первйй, второй и третий выходы блока управления подключены к второму входу блока временной дискретизации, к второму и третьему входам 10 блока адресации соответственно, второй и третий выходы блока временной. дискретизации соединены с вторыми входами блока управления и преобразователя аналог-код, соответственно (2) . Недостатком данного устройства.яв ляется невысокое быстродействие, обусловленное тем, что оно работает в три такта, а именно: определение значения периода входного сигнала; за- 20 лись ординат сигнала на. его периоде в блок памяти;-вывод информации. Первые-два такта и определяют. быстррдействие устройства: на запоминание входного сигнала (с промежуточным .. 25 выделением периода и аналого-цифро-., вым преобразованием) необходимо не менее двух периодов. входного сигнала.

В ряде измерительных задач в инфранизком диапазоне частот это может З0 оказаться недопустимым, что дополнительно приводит к ограничению,об" ласти применения.

Цель изобретения " повышение быст" родействия устройства.

Поставленная цель достигается тем, что в устройство для сжатия информа- ции, содержащее преобразователь аналог"код, первый вход которого объединен с первым входом блока временной 40 дискретизации и подключен к входу устройства, первый выход блока временной дискретизации соединен с вторым входом преобразователя аналог-код и, первым входом блока управления второй: 4 выход - с первым входом блока адресации и вторым входом блока управления, первый, второй и третий выходы которого соединены соответственно с вторым -входом блока временной дискретизации, вторым и третьим входами блока адресации, первый вход которого соединен с первым входом первого блока памяти, третий выход блока временной дискретизации соединен с четвертым входом блока управления,,и преобразо-, 55 ватель код-аналог, выход которого соединен с выходом устройства, введены .регистры записи, коммутатор, второй и третий б) оки памяти, распределитель и дешифратор, четвертый выход блока управления соединен с первым входом первого регистра записи, второй вход которого соединен с выходом преобразователя аналог-код, выход - с первыми входами коммутатора, второго и третьего блоков памяти, вЫход коммутатора соединен с первым входом второго регистра записи, второй вход которого соединен с пятым выходом блока уп-, равления, выход - с входом преобразо" вателя код-аналог и вторым входом пер- вого блока памяти, выходы первого, второго, и третьего блоков памяти соединены соответственно с вторым, тре-. тьим и четвертым входами коммутатора, пятый, шестой и седьмой входы которо" го соединены соответственно с первым, вторым и третьим выходами дешифратора; четвертый выход которого соединен с восьмым входом коммутатора и третьим входом блока управления, шестой выход блока управления соединен с четвертым входом блока. адресации и первыми входами дешифратора и pacnpeäåäèòåëÿ, седьмой выход - с пятым входом блока . адресации, второй и третий выходы ко торого соединен соответственно с вторым и третьим входами дешифратора, четвертый выход блока адресации соединен с четвертым входом дешифратора и вторым входом распределителя, третий вход которого соединен с восьмым выходом блока управления, выходы распределителя соединены соответственно с третьим вхо дом первого блока памяти и вторыми входами второго и третьего блоков памяти, третьи входы которых подключены к первому выходу блока адреса ции.

Кроме -того, блок адресации выполнен на коммутаторах, счетчике адреса записи, счетчике адреса считывания, регистре, формирователе импульсов, триггере, инверторе, элементе сравнения, элементе ИЛИ и элементе И, первые выходы счетчика адреса записи соединены с первыми входами первого коммутатора и первыми входами регист" ра, выходы которого соединены с Оервыми входами элемента сравнения, выход которого соединен с первым входом элемента И, выход элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом счетчика адреса считывания, первые выходы которого соединены с вторыми

1043711 входами элемента сравнения и вторыми входами первого коммутатора, выход

I формирователя импульсов соединен с . вторым входом элемента ИЛИ, выход триггера соединен с первыми входами 5 второго и третьего коммутаторов, вторые входы которых, объединены с вторым входом элемента И и подключены к выходу инвертора, выход второго коммутатора соединен с вторым входом 10 счетчика адреса считывания, выход третьего коммутатора соединен с, тре,тьими входами первого коммутатора и ,элемента сравнения, третий вход третьего коммутатора соединен с шиной 15 логического нуля, второй вход регистра подключен к .первому входу бло-.. ка, адресации, вход триггера и третий вход второго коммутатора подключены к второму входу блока адресации, нет- 20 вертый вход первого коммутатора, объе" диненные вход инвертора, вход формирователя импульсов и четвертые входы второго и третьего коммутаторов и вход счетчика адреса записи подклю- 25 чены соответственно к третьему, чет вертому и пятому входам блока адресации, выход первого коммутатора и первый выход счетчика адреса записи подключены соответственно к первому и второму выходам блока адресации, . выход счетчика адреса считывания соединен с третьим входом элемента И и третьим выходом блока адресации, второй выход счетчика адРеса записи соединен с четвертым выходом блока адресации.

При этом дешифратор выполнен на коммутаторе, формирователе импульсов, инверторах, триггерах и эле- 40 ментах И выход формирователя импуль) сов соединен с входом первого триг-, гера, первый выход которого соединен с первым входом первого элемента И, второй вход которого соединен с вы- 45 ходом первого инвертрра, второй вы" ход первого триггера соединен с первыми входами. второго и третьего элементов И, вторые входы которых подключены к соответствующим выходам коммутатора, выход второго элемента

И соединен с первым входом четвертогос элемента И, второй вход которого через второй инвертор соединен с первым, входом коммутатора, выход четвертого элемента И через второй триггер со55 едннен с первыми входами пятого и шестого элементов И, выход третьего элемента И соединен с вторыми входами пятого и шестого элементов И, выходы первого,. второго, пятого и шестого элементов И соединены с соответствующими выходами дешифратора, объединенные вторые входы коммутатора и четвертого элемента И, третий и четвертый входы коммутатора и объединенные входы первого инвертора и формирователя импульсов подключены соответственно к первому, второму, третьему и четвертому входам дешифратора.

Блок управления выполнен на формирователях импульсов, коммутаторах, генераторе импульсов, триггерах, инверторе, элементах И, элементе ИЛИ и элементе задержки, выход первого формирователя импульсов соединен с первым входом первого элемента И, второй вход которого соединен с выходом инвертора, выход - с первым входом первого триггера, второй вход которого объединен с первым входом второго триггера и подключен к выходу второго формирователя импульсов, выход перво" го триггера соединен с первыми входами элемента ИЛИ, первого и второго коммутаторов, первый выход элемента

ИЛИ соединен с первым, входом третьего коммутатора и вторым входом второго коммутатора, выход которого соединен с входом элемента задержки, первый вы-. ход которого соединен с вторыми входами первого и третьего коммутаторов, выход генератора импульсов соединен с первым входом второго элемента И и входом третьего формирователя импульсов, выход которого соединен с третьим входом первого и второго коммутаторов и первым входом третьего элемента И, второй вход которого соединен с выходом второго триггера, второй вход которого подключен к шине "Пуск", вход первого инвертора, вход второ- го формирователя импульсов, второй вход элемента ИЛИ и черветрые входы первого и второго коммутаторов подключены к первому входу блока управления, объединенные третий вход третьего коммутатора и пятый вход второго коммутатора подключены к второму входу блока управления, вход первого формирователя импульсов и шестой вход второго коммутатора подключены соответственно к третьему и четвертому входам блока управления, выход третьего элемента И, выход третьего коммутатора, выход второго элемента

И, второй, третий и четвертый выходы элемента задержки, выход первого ком7 1043 мутатора подключены соответственно к первому-седьмому выходам блока управления, второй выход элемента ИЛИ подключен к второму входу второго элемента И и восьмому выходу блока управления, Кроме того, распределитель выполнен на триггерах, инверторе, элементах И и элементе ИЛИ, первый выход первого триггера соединен с первым 10 входом элемента ИЛИ; выход которого соединен с первым входом первого элемента И, второй выход первого триггера соединен с первым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход инвертора соединен с вторым входом второго элемента И и первыми входами второго триггера и третьего элемента И, выход второго триггера соединен 2О с.вторым входом третьего элемента И, и первым входом четвертого элемента

И, объединенные вторые входы первого и,четвертого элемента И и- третий вход третьего элемента И подключен к первому входу распределителя, объединенные входы первого .триггера и инвертоt ра и третий вход четвертого элемента И подключен к второму входу распределителя, объединенные третий вход 30 первого. элемента И и четвертые входы третьего и четвертого элементов Й подключены к третьему входу распределителя, выходы первого, четвертого и третьего элементов И подключены со-; ответственно к первому, второму и третьему входам распределителя.

На фиг.1 изображена структурйая . схема устройства для сжатия информации; на фиг.2 - пример выполнения блока адресации; дешифратора; блока

40 управления; распределителя соответственно; на фиг.6 - пример организации процессов записи и перезаписи информации в,блоках памяти; на фиг.7 и 845 временные диаграммы работы устройства, Устройство для сжатия информации содержит (фиг. 1) преобразователь 1 .аналог-код, блок 2 временной дискретизации, блок 3 управления, преобразователь 4 код-аналог, блок 5 памяти, 5 блок 6 адресации, первый 7 и второй 8 регистры записи, коммутатор 9, дешифратор 10, распределитель 11, второй 12 и третий 13 блоки памяти.

Блок 6 адресации. выполнен (фйг.2) на счетчике 14 адреса записи, регистре 15, элементе .16 сравнения, счетчике 17 адреса считывания, ком711 8 мутатора . 18-20, элементе И 21, элементе ИЛЙ 22, формирователе 23 импульсов, триггере. 24 и инверторе 25.

Дешифратор 10 выполнен (фиг.3) на, элементах И 26-31, на инверторах .

32 и 33, триггерах 34 и 35, формирователе 36 импульсов и коммутаторе .37.

Блок 3 управления (фиг .4) выполнен на элементах И 38-40, формирователях

41-43 импульсов, генераторе 44 импульсов, триггерах 45 и 46, инверторе 47, элементе ИЛИ 48, коммутаторах

49-51, элементе 52 задержки.

Распределитель (фиг.5) 11 выполнен на элементах И 53-56, триггерах

57 и 58, элементе ИЛИ 59 и инверторе 60.

Устройство для сжатия (фиг.1) информации работает .следующим образом.

Входной периодический сигнал поступает на первые входы преобразователя 1 аналог-код и блока 2 временной дискретизации, первый из которых осуществляет аналого-цифровое преобразование входного сигнала, а второй формирует. последовательность импульсов запуска преобразователя 1, аналог-код, Блок 2 временной дискретизации выполнен и работает, например, аналогично известному устройст- . ву (последовательно включенные блоки определения периода и умножения частоты). После запуска устройства (команда на шине "Пуск" в блоке 3,правления) блоком 2 осуществляется формирование частоты временной дискретизации входного сигнала таким образом, чтобы в течение одного периода входного сигнала было сформировано М -2И отсчетов. Минимальное количество отсчетов входного сигнала М на его периоде выбирается,:,исходя из допустимой погрешности восстановления. При этом на второй вход блока 2 временной дискретизации поступает последовательность импульсов с первого выхода блока 3 управления. Однако, в отличие от известного устройства пре" образование аналог-код осуществляется в течение одного периода входного сигнала одновременно с процессом итеративного формирования шага дискретизации. Работа устройства осуществляется в двух режимах. 8 первом"режиме в течение одного периода входного сигнала осуществляется аналого-цифровое преобразование по итеративно формирующейся частоте дискретизации и запоминание цифровых отсчетов в

9 : 1O43 блоках 5,12 и 13 памяти (эти блоки идентичны как по организации, так ипо емкости памяти) с организацией перезаписи необходимых отсчетов после.каждОго итеративного изменения час" тоты дискретизации. Во втором режиме по окончании периода входного сигнала осуществляется считывание цифровой информации.из блоков 5, 12 и 13 памяти и ее преобразование в аналого- 10 вую форму с одновременным преобразованием временного масштаба иссг едуЕ". мого сигнала.

11роцесс записи..поступающей информа" ции и перезаписи, ранее запомненной, иллюстрируется на фиг.6 и 7. C максимальной частотой f осуществляется запись сначала в блок 5 памяти, а затем - в блок 12 памяти. Полное заполнение памяти этих блоков означает, gg что должна уменьшиться в два раза частота запуска преобразователя 1 аналог"код, а из ранее запомненной информации может быть использована лишь каждая вторая ордината, соответ- 2 ствующая новому (удвоенному) значению вага дискретизации. С этой целью одновременно с записью новой текущейинформации с новым шагом дискретизации в,свободный блок 13 памяти осу- з ществляется последовательно считыва.we информации из каждой второй ячейки сначала блока 5 памяти, а затем блока 12 памяти и запись этой ин-формации в блок 5 памяти. В качестве. примера в диаграмме (фиг.6) для слу" чая И 8 показана последовательность записи текущей и перезаписи ранее запомненной информации. В горизон« тальных строках таблицы соответст".

1 . 40 вующих режимам записи и считывания информации, цифры: означают количест.-, во периодов частоты Г для отсчетоввходнбго сигнала, находящихся в соответствующих ячейках блоков 5, 12 и .13 памяти, а стрелки указывают, откуда и куда осуществляется перезапись информации. После очередного изменения . шага временной дискретизации эапись- . текущей информации будет осуществляться в освободившийся блок 12 .памяти и перезапись необходимой информации из о .блоков 5 и 13 в блок 5 памяти и т .д.

Для организации работы блоков 5., ;

12 и 13 памяти при записи текущей = информации дешифратор .10 переключает. .коммутатор .9: или на выход преобра- ., зователя 1 аналог-код через регистр ,7, или на выход одного иэ блоков 5

711 10

12 и 13 памяти. Дешифратор 10 осуществляет дешифрацию состояний блока 6 адресации, а распределить 11 . осуществляет тактирование записи ин формации в блоки 5, 12 и 13 памяти.

Блок 2 временной дискретизации на своем втором выходе формирует сигнал разрешения, равный длительности одно" го периода входного сигнала, который, поступая на второй вход блока 3 управления и первый вход блока 6 адресации; разрешает начало работы всего устройства. С первого и третьего вы-, ходов блока 2 временно дискретизации последовательности импульсов частоты

: вывода и запуска преобразователя 1 ана1.

1, лог-код поступают соответственно на первый и четвертый входы блока 3 управления, f из, которых в последнем формируются на третьем, четвертом, восьмом, шестом и пятом выходах последовательности импульсов соответственно, смены адреса считывания информации, записи в регистр 7, тактирования распредели-. теля 11, смены адреса записи информа:ции, записи в регистр 8. С седьмого выхода блока 3 управления на пятый вход. блока 6 адресации поступает последовательность импульсов на коммутацию адресов записи и считывания.

В связи с тем, что период входного, сигнала может закончиться в произвольный момент времени, т.е. когда заполнена только часть емкости блоков 12 .и 13 памяти, необходимо завершить процесс перезаписи ранее звпомненной информации, для чего .в блоке 3 управления на его шестом выходе формируется сигнал,. равный по„длительности сумме длительности периода входного сигнала Т;и дополнительного интервала времени дТ, обеспечивающего завершение перезаписи инфррмации. С четвертого выхода дешифратора 10 на третий вход блока 3 управления поступает сигнал переключения, коммутатора

9 на выход блока 5 памяти -pns орпаниэации перехода работы устройства после первоначальной записи информации в блоки 5 и 12 .памяти в циклический режим попеременного использова" ния блоков 12 и 13 памяти.

По вкончании периода входного сиг.нала и завершения перезаписи информации блокируется по первому входу распределитель 11, а в блоке 6 адресации. начинает циклически формиро.ваться . последовательность адресов считывания йнформации,. которая с выхода

11 10437 регистра 8 поступает на вход преобразователя 4 код-аналог и далее на выход устройства.

Таким образом, благодаря введению новых узлов и связей обеспечивается повышение быстродействия за счет сокращения времени запоминания информа ции с двух периодов входного сигнала до одного.

Блок адресации работает следующим jp образом (фиг.2, 6 и 7).

В первом режиме работы устройства блок 6 адресации обеспечивает формирование адресов записи новой информации, а также адресов считывания и перезаписи старой информации. Последовательность импульсов смены адреса записи информации с седьмого вы,хода блока 3 управления поступает на вход счетчика 14 адреса записи, разрядность которого R определяется с учетом соотношений 2" = 2М по формуле = N+1 = 2+ log2l4 ° причем старший разряд счетчика !4 адреса записи в формировании адреса 2 записи не используется. Сигналы с выходов Й младших разрядов поступают на регистр 15 и на первые входы коммутатора 18, сигналы с выходом N"ãî и (И+1) -го разрядов поступают соответственно на второй и четвертый выходы блока 6 адресации, Последовательность импульсов смены адреса считывания с второго выхода блока 3 управления через коммутатор 19 посту35 пает на второй (счетный) вход счетчика 17 адреса считывания с разрядностью, равной N. Каждый i-й .разрядный выход счетчика 17 адреса считывания, кроме М-го (старшего Разряда), 40 соединен с (l+1)-м разрядным вторым входом .коммутатора 18, а на первый (младший разряд) вход подан сигнал логического нуля (через коммутатор

20). Этим обеспечивается считывание информации из каждой второй ячейки блоков 5, 12 и 13 памяти. Адреса считывания или записи через коммутатор 18 поступают на первый выход блока.

Во втором режиме работы устройства команда с седьмого выхода блока 3 управления осуществляет (фиг.2) сброс в нулевое состояние счетчика 17 адреса считывания и переключает коммута- торы 19 и 20, благодаря чему к первому входу счетчика 17 адреса считывания через коммутатор 19 подключается выход триггера 24 и он же через ком11 12 мутатор 20 соединяется с первым входом второй группы коммутатора 18, т.е. счетчик 17 адреса считывания и триггер 24 объединяются в один счетчик с разрядностью, равной R. Эти переключения обеспечивают считывание всей информации, хранящейся в блоках памяти, Для организации циклического, считывания, так же как и в известном устройстве осуществляется запоминание последнего адреса записи (в регистре 15 по окончании периода входного сигнала) и непрерывная работа счетчика 17 адреса считывания с периодическим его сбросом в нулевое

I состояние элементом 16 эквивалент" ности при равенстве кодов, поступающих на две группы входов последнего.

Дешифратор 10 (фиг.3) обеспечивает управление коммутатором 9 по,результатам логического анализа сигналов, поступающих с второго, третьего и четвертого выходов блока 6 адресации. Формирование команд управления коммутатором 9 иллюстрируется на временной диаграмме (фиг.7), С началом периода входного сигнала на первом выходе дешифратора 10 (выход элемента И 26) формируется команда, разрешающая прохождение информации через коммутатор 9 с выхода преобразователя 1 аналог-код (через регистр

7), длительность которой определяется продолжительностью полного .заполнения информацией блока 5 памяти. Затем, после заполнения информацией блока 12 памяти, на втором выходе дешифратора 10 формируется циклическая команда (по сигналу с второго выхода блока 6 адресации), разрешающая прохождение информации через.коммутатор 9 с выхода блока 5 памяти, .для обеспечения перезаписи информации.

На третьем и четвертом выходах дешифратора 10 формируются циклические команды для попеременной перезаписи информации из блоков 12 и 13 памяти в блок 5 памяти.

По окончании периода входного сигнала и завершения перезаписИ старой

1 йнформации на второго, третьего или четвертом выходах формируются анало-гичные команды, но уже по сигналу, поступающему с третьего выхода блока 6 адресации, благодаря чему осуществляется считывание информации с блоков 5 и 12 или 13 памяти с после13 10437 дующим. преобразованием в аналоговую " форму.

Блок 3 управления работает следующим образом (фиг.41.

После подачи команды "Пуск" опрокидывается триггер 45, разрешая про- . хождение последовательности. импульсов генератора 44 импульсов (через формирователь 43 импульсов) через элемент И 38 на первый еыход блока. С началом периода входного сигнала и на его длительность через коммутаторы 49 и 50 поступают последователь" ности импульсов смены адресов записи и считывания соответственно, через элементы И 39 - сигналы, например типа "меандр", на управление коммутатором 18 (в блоке 6 адресации), на четвертом, пятом и седьмом выходах . (с линии 52 задержки) формируются им- щ пульсы записи в регистр 7, тактиро- . вания.распределителя 11 и. записи в регистр 8 соответственно (на. фиг.8) .

По окончании периода входного сигнала формирователь 42 импулЬсов опро- >5 кидывает триггеры 45 и 46, при этом блокируется элемент 38 И; а на восьмом выходе блока сохраняется разрешающий потенциал до.момента, когда на формирователь 41 импульсов поступит .первый положительный фронт с второго выхода дешифратора 10, по кото.рому триггер 46 обнуляется (фиг.7).

Таким образом формируется команда, по продолжительности равная, сумме, величи периода входного сигнала Т 35 и промежутка времени ЬТ, необходимого для завершения перезаписи (упоря-: дочивания) старой информации. На этот промежуток времени д Т осуществляется ,,переключение коммутаторов 49 и 51, благодаря чему тактирование работы всего устройства ускоряется за счет того, что через них начинает посту" пать частота генератора 44 импульсов.

После завершения перезаписи старой информации, т.е.. по окончании интервала времени (Т+ дТ) блокируются элемент И 39 и коммутатор 49, а через коммутаторы 50 и 51 поступает последовательность импульсов частоты вы50 вода информации с второго .выхода бло;о

11. 14 ка 2 временной дискретизации. Вывод информации осуществляется до нового запуска устройства.

Распределитель 11 (фиг.5) работает следующим образом. В течение промежутка времени (Т+дТ) на первый вход распределителя 11 подан разрешающий потенциал, а на третий - последовательность импульсов частоты записи информации с. пятого выхода блока 3 управления. Эти импульсы поступают на выходы распределителя в .соответствии с временной .диаграммой (фиг.7). Триггер 57 в начальном состоянии установлен в нулевое положение, благодаря чему открыт элемент

И 53 и осуществляется первоначальная запись информации в блок 5 памяти.

После изменения состояния (К+1)-го разряда счетчика 14 адреса записи. блокируются элементы И 56 и 53 и переключается триггер 58, благодаря чему открывается элемент И 54 и разрешается первоначальная запись в блок 12 памяти. Затем после прихода каждого очередного отрицательного фронта переключается триггер 57, а после прихода каждого положительного фронта переключается триггер 58, благодаря чему разрешается постоянно перезапись в блок 5 памяти и попеременно разрешается запись новой информации в блоки 12 и 13 памяти. По .;0êîH÷àíèè команды (Т+ дТ) блокируют:ся элементы И 53-55.

Введение новых блоков и соответствующая организация. связей обеспечивают значительное повышение быстродействия. устройства. Так, если в .известном устройстве от момента запуска до момента начала вывода информа" ции затрачивается, 2-2,5 периода входного сигнала, то в предложенном устройстве 1-1,5 периода. Таким образом, обеспечивается повышение быстродействия в 1,7.-2 раза, что приведет к расширению области применения и сокращению затрат при использовании устройства. Кроме того, становится возможной регистрация однократных неповторяющихся процессов.

1043711

84NoO /

Вход Ф дыхоИ

Вы, ода вход f

Входд дыхОЮ3

BZ0

ХО

Фие. д.Вкладf дд/А Од 1

1043711 дд/хОУ2

- Bb/ÕÎä

ЮХИ2

Фие,5

1043711 ход1

_#_2 дыкоо Г

&б

Выходе

Фг Ю дыхоо l йаодР

Юыхоо

& УФ дыха лыко

Выход

8btX08

Ch ä

1О43У11

Фап

Й

32n z )

Составитель Н.Бочарова

Редактор Т,Киселева Техред М,Костик .. КорректорИ.Ватрушкина.

Заказ 7343/55 Тираж 618 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент"., г..ужгород, ул. Проектная, 4