Калибратор фазы

 

КАЛИБРАТОР ФАЗЫ, содержащий задающий генератор, два постоянных запоминающих элемента, два фильтра нижних частот, первый и второй цифро-аналоговые преобразователи , выходы которых соединены соответственно с входами первого и второго фильтров нижних частот, выходы которых подключены соответственно к первому и второму выходам калибратора фазы, отличающийся тем, что, с целью повышения быстродействия , в него введены четыре .сумматора, регистр, два многоразрядных -элемента И, два элемента сравнения кодов, два преобразователя кода адреса и два преобразователя кода данных, причем первые входы первого сумматора подключены к шине кода М калибратора фазы, вторые входы первого сумматора соединены с выходами второго сумматора, а выходы первого сумматора подключены к входам регистра и первым входам первого элемента сравнения кодов, вторые входы которого соединены с шиной кода N калибратора фазы, а выход первого элемента сравнения кодов подключен к управляющему входу первого многоразрядного элемента И, информационные входы которого подключены к шине дополнительного кода Ник информационным входам второго многоразрядного элемента И, а выходы первого многоразрядного элемента. И соединены с первыми входами второго сумматрра, вторые входы которого подключены ко вхо дам первого преобразователя кода ад-. реса, к первым входам третьего сумматора и к выходам региЪтра, вход записи которого подключен к выходу задающего генератора и к первым упi 1равляющим входам первого и второго пр ёобразователей кода данных, вторые (Л входы третьего сумматора соединены с шиной кода Ntf калибратора фазы , а выходы третьего сумматора подключены к первым входам четвертого сумматора и второго элемента сравнения кодов, вторые входы которого соединены с шиной кода N калибратора {)азы, а выход второго элемента сравнения кодов подключен к управля4 ющему входу второго многоразрядного 00 элемента И, выходы которогоподклюUib чены к вторым входам четвертого сум1чЭ матора, выходы которого соединены с 4 , входами второго преобразователя кода адреса,-управляющие выходы первого и второго преобразователей кода адреса соединены с вторыми управляющими входами соответственно первого |И второго преобразователей кода данных, а выходы разрядов первого и второго преобразователей кода адреса подключены к адресным входам соответственно первого и второго постоянных запоминающих элементов, выходы разря-.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУбЛИК (19) (11), 4

iy g G Ol R 25/04 .

1 р

4 ..„ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ . КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3444887/18-21 (22) 28.05,82 (46) 15.10.83. Бюл. 38 (72) А.С.Глинченко (71) Красноярский политехнический институт (53) 621.317.7(088.8) (56) 1. "Техника средств связи", Сер. "Радиоизмерительная техника", 1978, вып. 6(18), с. 41.

2. Авторское свидетельство СССР

И 853563, кл. G Ol R 25/04, 1981 (прототип).,входами второго преобразователя ко(54) (57) КАЛИБРАТОР ФАЗЫ, содержащий задающий генератор, два. постоянных запоминающих элемента, два фильтра нижних частот, первый и вто« рой цифро-аналоговые преобразова.тели, выходы которых соединены соответственно с входами первого и второго фильтров нижних частот, выходы которых подключены соответственно к первому и второму выходам калибратора фазы, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия, в него введены четыре ,сумматора, регистр, два многоразрядных .элемента И, два элемента сравнения кодов, два преобразователя кода адреса и два преобразователя кода данных, причем первые входы первого сумматора подключены к шине кода И калибратора Фазы, вторые входы первого сумматора соединены с выходами . второго сумматора, а выходы первого сумматора подключены к входам регистра и первым входам первого элемента сравнения кодов, вторые входы которого соединены с шиной кода N калибратора вазы, а выход первого элемента сравнения кодов подключен к управля- ющему входу первого многоразрядного. элемента И, информационные входы которого подключены к шине дополнительного кода И и к информационным входам второго многоразрядного элемента И, а выходы первого многоразрядного элемента И соединены с первыми входами второго сумматора, вторые входы которого подключены ко входам nepaoro преобразователя кода адреса, к первым входам трет ье го сумматора и к выходам регистра, вход .записи которого подключен к выходу задающего генератора и к первым упФ ! равляющим входам первого и второго: е преобразователей кода данных, вторые входы третьего сумматора соединены Ц ф с шиной кода NQ калибратора фазы, а выходы третьего сумматора подключены к первым входам четвертого сумматора и второго элемента сравнения кодов, вторые входы которого соединены с шиной кода и калибратора азы, а выход второго элемента сравнения кодов подключен к управляющему входу второго многоразрядного элемента И, выходы которого подключены к вторым входам четвертого сумматора, выходы которого соединены с

«В да адреса, управляющие выходы первого и второго преобразователей кода адреса соединены с вторыми управляющими входами соответственно первого

1и второго преобразователей кода данных, а выходы разрядов первого и второго преобразователей кода адреса подключены к адресным входам соответственно первого и второго постоянных запоминающих элементов, выходы разря-, дов котбрых соединены с входами соответственно первого и второго преобразователей кода данных, выходы

1048424 разрядов которых соединены с входами соответственно первого и второго цифро-аналоговых преобразователей.

Изобретение относится к импульсной и радиоизмерительной технике и может быть использовано для построения калибраторов фазы низкочастотного и инфранизкочастотного диапазона.

Известен измерительный двухфазный генератор (калибратор фазы), содержаший два канала - опорный и фазопеременныв, включающие последовательно соединенные первый и второй счетчики-делители частоты, реверсивный распределитель импульсов, ПЗУ, вычислительное устройство, ЦАП, ФНЧ, усилитель и аттеннюатор, а также блок управления, соединенный с вторым счетчиком-делителем частоты, ПЗУ, вычислительным устройством и ЦАП, общие для обоих каналов блок сравнения кодов с подключенным к нему блоком задания кода фазового сдвига, последовательно соединенные блок управления частотой,. генератор сетки частот и распределитель импульсов, который первым выходом подключен ко входу первого счетчика-делителя частоты и блока управления опорного канала, а другими выходами через переключатель соединен с соответствующими элементами фазопеременного канала и входом блока сравнения кодов, который также соединен с выходами счетчиков-делителей частоты опорного канала и входами установки нуля счетчиков-делителей частоты фаэопе" ременного канала Я .

Данное устройство требует, большого объема ПЗУ для хранения всех . отсчетов гармонического сигнала, соответствующих его периоду, имеет большое время установления фазы выходного сигнала (не менее одного периода), что в диапазоне инфраниэких частот может. составлять единицысотни секунд. Кроме того, количество считываемых точек гармонического сигнала здесь постоянно в диапазоне рабочих частот и выбирается исходя

2 иэ необходимого дискрета изменения фазы на верхней частоте диапазона.

Этим ограничивается возможность улучшения формы сигнала на низких частотах путем увеличения числа считываемых точек по мере понижения частоты сигнала, а также возможность расширения частотного диапазона в область верхних. частот путем умень10 шения числа считываемых точек сигнала по мере повышения частоты сигнала.

Наиболее близким по технической сущности к изобретению является циф15 ровсе устройство для воспроизведения фазовых сдвигов (калибратор фазы}, содержащее два канала, включающих последовательно соединенные делитель частоты, реверсивный счетчик, посто20 янный запоминающий элемент, преобразователь код - напряжение, RC-цепь,. общий для обоих каналов задающий генератор, соединенный выходом с делителями частоты и реверсивными счетчи25 ками обоих каналов, выход "Установка нуля!! Первого делителя частоты соединен со входом "Запись" второго делителя частоты, управляющие входы которого соединены с шиной кода фазы, вы30 ходы "Знак 0 ", и "Знак 0 " первого и второго дилетелей частоты подключены к управляющим входам соответствующих преобразователей..код - напряжение. (Преобразователь код - напря3 жение и М цепь В дальнейшем целесо образнее называть как цифро аналоговый преобразователь и фильтр нижних . частот) (2J.

8 известном устройстве в ПЗУ хра40 нятся значения синусоидальной функции для одного квадранта, а код фазы задается путем предустановки второго делителя час оты в момент времени, когда текущий код первого делителя

45 частоты равен вулю. При этом время .установления фазы велико, а постоян.ство числа считываемых точек ограни чивает воэможности расширения частот!

3 1048424 4 ного диапазона. Указанные недостатки четвертого сумматора, выходы котороснижают быстродействие устройства. го соединены с входами второго преЦель изобретения - повышение быст- образователя кода адреса, управляю- родействия. щие выходы первого и второго преобПоставленная цель достигается тем, 5, разователей кода адреса соединены с

÷òî в калибратор фазы, содержа- вторыми управляющими входами соотщии задающий генератор, два посто- . ветственно первого и второго преоб1 янных запоминающих элемента, два разователей кода данных, а выходы Раз фильтра нижних частот, первый и вто- рядов первого и второго преобразоварой цифра-аналоговые преобразователи, 10 телей кода адреса подключены к адресвыходы которых соединены соответст- ным входам соответственно первого и венно с входами первого и второго второго постоянных запоминающих элефильтров нижних частот, выходы кото- . ментов, выходы разрядов которых соерых подключены соответственно к пер" динены с входами соответственно первому и второму выходам калибратора р- вого и второго преобразователей кофазы, введены четыре сумматора, ре да данных, выходы разрядов которых гистр, два многоразрядных элемента соединены с входами соответственно

И, два элемента сравнения кодов, первого и второго цифро-аналоговых два преобразователя кода адреса и преобразователей. два преобразователя кода данных, при- 20 чем первые входы первого сумматора На чертеже приведена блок-схема подключены к шине кода И калибратора,:калибратора. . фазы, вторые входы первого сумматора, Калибратор фазы содержит последовасоединены с выходами второго сумма- тельно соединенные первый сумматор тора, а выходы первого сумматоРа Z5 1, регистр 2, третий сумматор 3, подключены к входам регистра и пер- четвертый сумматор 4, последователь- вым входам первого элемента срав- но соединенные в обоих каналах пернения кодов, вторые, входы которого вый и второй преобразователи. 5 и 6 соединены с шиной кода и калибра-,,кода адреса, первые и вторые постоянтора фазы, а выход первого элемента ные запоминающие элементы 7 .и 8, сравнения кодов подключен к управ- первый и второй преобразователи 9 ляющему входу, первого многоразряд- . и 10 кода данных, первый и второй ного элемента И, информационные цифро-аналоговые преобразователи 11 входы которого подключены к шине до- и 12 и первый и второй фильтры, нижполнительного кода и и к информа- них частот 13 и 14, последовательно ционным входам второго многоразряд- соединенные первый элемент 15 срав-

35 ного элемента И, а выходы первого кения кодов, первый многоразрядный . .многоразрядного элемента И соеди- элемент 16 И и второй сумматор 17, нены с первыми входами второго сум- последовательно соединенные второй матора, вторые входы которого под- :элемент 18 сравнения кодов и второй ключены ко входам первого преобра-, многоразрядный. элемент 19 И, а также

40 зователя кода адреса, к первым входам задающий генератор 20, соединенный с третьего сумматора и к выходам ре- регистром 2, который связан выходагистра, вход записи которого под- . ии с вторыми входами второго сумматоключвн к выходу задающего генерато- Ра 17 и первого преобразователя 5 кора и к первым управляющим входам nep-.: -да адреса, входы второго преобраэо45. вого и второго преобразователей . вателя 6 кода адреса соединены с выхо" кода данных, вторые входы третьего дами четвертого сумматора 4, вторые .сумматора соединены с шиной кода,входы которого подключены к выходам и < калибратора фазы, а выходы третье- второго.ийогоразрядного элемента

ro сумматора подключены к первым 50 . 19 И, выходы разрядов первого и тревходам четвертого сумматора и второ- тьего сумматоров 1 и 3 соединены с го элемента сравнения кодов, вторые : входами соответственно первого 15 и входы которого соединены с шиной -второго 18 элементов сравнения кодов, кода N калибратора фазы, а выход первый и второй входы соответственно второго элемента сравнения кодов под- 55 .первого и третьего сумматоров 1 и 3 ключен к управляющему входу второго соединены соответственно с шиной 21 многоразрядного элемента И, выходы кода и и шиной 22 кода N, вторые которого подключены к вторым входам входы первого и второго элементов

5 10484

15 и 18 сравнения кодов соединены с шиной 23 кода й, а информационные входы первого и второго многоразрядных элементов 16 и 19 И соединены с шиной 24 дополнительного кода цисла N. 5

Устройство работает следующим образом.

Допустим, на первые входы первого сумматора 1 с шины 21 подан код М1, а регистр 2 находится в нулевом начальном состоянии. Так как входной код первого сумматора 1 при этом меньше Й, где М - максимальное число считываемых точек заданной (синусоидальной) функции сигнала за период, 15 то на выходе первого элемента 15 сравнейия кодов будет логический нуль, которому соответствуют нулевые, уровни на выходах разрядов первого многоразрядного элемента 16 И и вто- 20 рого сумматора 17, а на выходах разрядов первого сумматора 1 будет двоичный код единицы. Выходы разрядов регистра 2 соединены с входами первого преобразователя 5 кода адреса непосредственно и с входами второго преобразователя 6 кода адреса через третий и четвертый сумматоры 3 и 4. С помощью этих сумматоров и связанных с. ними второго элемента 18 сравне- 30 ния кодов и второго многоразрядного элемента 19 И задается фазовый сдвиг, между выходными сигналами первого и второго каналов, определяемый двоичным кодом Ny, подаваемым с шины 22 на вторые входы третьего сумматора 3.

Этот код суммируется с выходным кодом регистра 2 и поступает на первые входы четвертого сумматора 4 и второго элемента 18 сравнения кодов. 40

Если суммарный код меньше М, то на вторые входы четвертого сумматора 4 с.выходов разрядов второго многоразФ рядного элемента 19 И подается нулевой код и таким образом выходной код 4S третьего сумматора 3 без изменения поступает на входы второго преобразователя 5 кода адреса.

С помощью первого и второго преобразователей 5 и 6 кода адреса опреде- 50 ляется номер квадранта синусоидальной функции и преобразование кодов адресов считываемых ячеек первого и второго постоянных запоминающих weментов 7 и 8, где записаны й/4 значений синусоидальной функции в первом квадраяте (0-90 ). При этом впервом и третьем квадрантах выходные

6 коды первого и второго преобразователей 5 и 6 линейно возрастают от нуля до (Ng4-1) в соответствии с выходными кодами регистра 2 и четвертого сумматора 4, а во втором и четвертом квадрантах - линейно убывают от (й/4-1) до нуля. Первый и второй преобразователи 5 и 6 кода адреса управляют также соответствующими первыми и вторыми преобразователями кода данных, с помощью которых преобразуются выходные коды первого и второго постоянных запоминающих элементов

7 и 8. При этом в первом и втором квадрантах к выходным кодам первого . и второго постоянных запоминающих элементов 8 и 7 прибавляется единица, а в третьем и четвертом квадрантах эти коды преобразуются в обратный код. В результате на входы первого и второго цифро-аналоговых преобразователей ll и 12 поступают коды значе" ний синусоидальной функции ..U1(пТ ) =*з1п (2ЯГ„Т )+1, Ul (пТ ) =в1п(2ЯГ„Tg )+1, где Tg - период дискретизации, определяемый частотой задающего генератора; и Оу 1 ° ° °

F - частота сигнала.

Амплитуда сигналов на выходах первого и второго цифро-аналоговых пре образователей 11 и 12 определяются уровнем эталонного напряжения О т, а исключение постоянной составляющей из выходного сигнала осуществляется с помощью операционного усилителя, подключаемого к выходам первого и. второго цифро-аналоговых преобразователей (на чертеже не показаны, так как они входят в состав цифро" аналоговых преобразователей). Отсутствие коммутации полярности эталонного напряжения первого и второго цифро-аналоговых преобразователей

11 и 12 по сравнению с прототипом повысит точность преобразования и быстродействие устройства.

Выходные сигналы цифро-аналоговых преобразователей ступенчатой формы отфильтровываются от высших гармоник .с помощью первого и второго фильтров 13 и 14 нижних частот и поступают на выходы устройства (практически к выходам ФНЧ подключаются также усилитель и управляемый аттенюатор, которые обеспечивают усиление мощности сигналов и-заданное ослабление их уровней) .

Считывание очередного отсчета выходного сигнала с выходов первого и второго постоянных запоминающих элементов 7 и 8 и занесение его в . регистры памяти первого и второго преобразователей 9 и 10 производится с частотой задающего генератора

20. Под действием импульсов этого 10 .генератора осуществляется запись выходного кода первого сумматора 1 в регистр 2, в результате чего выходные коды второго 17 и первого 1 сумматоров увеличиваются на единицу 15 (при И 1). Также на единицу увеличиваются и выходные коды третьего

3 и четвертого 4 сумматоров, в результате чего адрес считываемой ячейки первого и второго постоянных 20 запоминающих элементов 7 и 8 изменяется на единицу (увеличивается или уменьшается в зависимости от номера квадранта),, а ее содержимое поступает в первый и второй преобразова-. 25 тели 9 и 10 кода данных для форми" рования отсчета выходного сигнала.

8 -следующем такте процессы повторяются. При достижении выходным кодом первого или третьего суммато- . 30 ров 1 и 3 значения и срабатывают первый и второй элементы 15 и 18 сравнения кодов и открывают первый и второй многоразрядные элементы 16 и

19 È, на выходах разрядов которых появляется дополнительный код числа, равный И+1, задаваемый с шины 24, где М - обратный код числа И. Этот .код складывается в четвертом сумматоре 17 с выходным кодом регистра 2 4О или третьего сумматора 3, в результате чего на выходах второго и четвертого сумматоров 17 и 4 код уменьшит ся на величину N. Таким образом, на выходах регистра 2 и четвертого сум матора 4 формируется текущий код, изменяющийся в пределах (О-И-1), используемый для формирования кода адреса, принимающего значения (О" "1)

И .1 на выходах разрядов первого и второ- 5 го преобразователей 5 и 6 кода адре" са, При этом за период сигнала считываются ace N значений синусоидаль" ной функции, М/4 значений которой для первого квадранта .записаны в первом и втором постоянных запоминающих

55 элементах 7 и 8. Частота выходного

Для расширения вверх частотного диапазона и повышения тем самым быстродействия устройства можно умень,шить число считываемых точек сигна. ла путем задания кода И, подаваемого с шины 2 1 на вторые входы первого сумматора l. При этом выходной код этого сумматора и регистра 2, а так- . же код четвертого сумматора 4 уве-. личивается в каждом такте на число

И и соответственно на эту же величину изменяется адрес очередной ячейки первого. и второго постоянного запоминающего элемента и 8, с которой считывается значение сину- соидальной функции. 8 результате количество считыввемых точек уменьшается в И раз, а частота выходного сигнала возрастает в M раз и становитМ ся равнои F= †„ f . Очевидно, что рас- ширение частотного диапазона достигается без уменьшения дискрета и из-. менения фазы, которые определяются какь =360/N. Иинимальное число считываемых точек и соответственно максимальное значение М ограничивается погрешностью задания фазового сдвига и уровнем искажений выходного сигнала.

Предложенное устройство имеет малое время установления фазы сигнала, поскольку выходной сигнал с заданным фазовым сдвигом формируется сразу после установки кода фазового сдвига. В прототипе для этого требуется время в пределах периода сигнала, составляющее на инфранизких частотах до десятков-сотен секунд. При автоматическом управлении кодом фазы необходимое для ее изменения время в предлагаемом устройстве может составлять единицы микро-, секунд. Быстродействие устройства повышается также за счет повышения верхней граничной частоты в 10-20 раз без. увеличения дискрета задаваемого фазового сдвига. Предлагаемый калибратор фазы не имеет методических ограничений на нижнюю рабочую частоту.

1048424 8 сигнала в этом случае определяется

: как Ff /й. Ее верхнее значение ог,раничивается быстродействием постоянных запоминающих устройств и цифро5 .аналоговых преобразователей, имею- . щих по сравнению с другими элементами устройства наименьшее. быстродействие.

1048424

Составитель H.Êàïëèí

Техред А.Бабинец

Корректор Г. Решетник

Редактор К.Волощук

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 Заказ 792á/52 Тираж 710 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35; Раушская наб., д. 4/5