Одноразрядный адаптируемый четверичный сумматор

 

ОДНОРАЗРЯДНЫЙ АДАПТИРУВМ) ЧБТВВРТИЧНЫ СУММАТОР, содержащий пять элементов И и пать элементов ШИ, отличающийся тем, чт.о О целью повьшения надежности, в него введены семнадцать элементов равнозначности , причем прямой вкод CTieq шего разряда первого операнда тора соединен с первыми входакш п( вого, второго и третьего элементов равнозначности, с первыми входш о первого и второго элементов И, прямой вход младшего разряда первого опбраяда cyMMfkTopa соединен с перками в;к здаык четвертого и пятогх элементов равнозначности, с входагш .; первого элемента равнозначности и второго элемента И, прямой вход чяарiiiero разряда второго операнда су « атора соединен с первым входом третьего элемента И и вторым входом первого элемента И,прякюй вход младшего разряда второго операнда сумматора соединен с вторым входом четвертого элемента равнозначности и с первыгш входами шестого, седьмого, восьмого элементов равнозначности и четвертого элемента И, вход переноса сумматора соеда1нен с первыми входами девятого, десятого и одиннадцатого элементов равнозначности, со вторыми входаг м четвертого, шестого, седьмсэго и восьмого элементов И, элементов равнозначности , инверсный вход младшего разряда первого операнда Соединен с третьим входом шестого и с вторым входом второго эле1У«ентов равнозначности , инверсный вход старшего разряда второго операнда сумматора соединен с первым входом двенаддатого и вторым входом третьего элементов равнозначности, инверсный вход младшего разряда второго операнда сумматора соединен с вторыми входами Девятого и десятого элементов равнозначности , выходы первого, второго, третьего, четвертого, пятого, шесто- -. го, седьмого восьмого, девятого, сятого, одиннадцатогоИ двенадцатогоi элементов равнозначности соединены соответственно с периьш входом тринадщаТого элемента равнозначности, с вторым входом третьего элемента И, с третьим входом четвертого элемента И, с вторым входом одиннадцатого элемента равнозначности, с первым входом четырнадщатого элемента равнозначйости, с вторыми входами Тринадцатого и четырнадцатого элементов равнозначности, с третьими входг1МИ первого, второго и третьего элементов Икс выходс1ми младшего и старшего разрядов суммы сумматора, выход четьфнадцатого элемента равнозначности соединен с перкам входом пятнадздатого элемента равнозначности выход кртсфого. является резервным вы ходом суммы сумматора, выхоД третьего элемента И соединен с первыми вхо дами первого, второго, третьего и четвертого элементов ИЛИ, выход четвертого элемента И соединен с вторыми вxoдa вI первого, второго и третьего элементов ИЛ1{ и с первым входом пятого элемента ИЛИ, выход первого элемента И соединен с третьими входами первого и третьего элементов ШШ

СОЮЭ СОВЕТСКИХ

СО1ф1АЛИСТИЧЕСНИХ

РЕСПУВЛИН

09) (И)!

3 бр G 06.F 7/80; G 06 F 11 18

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР йО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ

1 .

ОПИСАник изоБГетения,:

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

1 четвертого, шестого, седьмого и восьмого элементов И, элементов равно(21) 3360634/18-24 (22) 05.12.81 (46) 07.11.83. Бюл. Р 41 (72) С.M.Терешко, А.В.Гурьянов

В;Д.Козюминский, В.A.Èèùåíêî значности, инверсный вход младшего разряда первого операнда соединен с третьим входом шестого и с вторым входом второго элементов равнозначи Г.С.Кравченя (53) 681;3(088.8) . . :.: ности, инверсный вход-старшего разря(56) 1. Авторское свидетельство СССР да второго операнда сумматора. соеди-

9 632277, кл. 6 Об F 7/385., 1977. нен с первым входом двенадцатого и

2. Авторское свидетельство СССР вторым входом третьего элементов

9 596943, an. 6 бб F 7/335, 1976. .,-: равнозначности, инверсный вход вжад. 3. лысиков В.Г. Арифметические <- мего:разряда второго операнда суми логические основы цифровых автома- матора соединен с вторыми входамитов. Минск, "Высшая школа",. 1980, . девятого и десятого. элементов равнос. 169, : .....;:. значиости, выходы первого, второго, :,(54).(57) )цИСр,щр)1дц щ дд) дуИрущщд треть го, четвертого, пятого, шестощу1щ."руущцИ Су рщу у, содерща@ ц .. го, седьмого восьмого, девятого, де-Е пять элементов И и пять элементов. ИИИ, . сятого, одиннадцатого и двенадцатого о.т л и ч а ю шийся тем, что,." ©- . элементов равнозначности соединены целью йовышения надежности-, в ней» - соответственнб с первым входом три-введены.сем) адцать элевж нтов .Равн .: надцатого элемента равнозначности, значиости, .причем йрям,й вход ст : с вторым входом третьего элемента И, шего разряда первого операнда, су - с третьим входом четвертого элеменФ тора соединен с первыми входов) 3%ep-, та N, c вторым входом одиннадцатого

Boro,:второго и третьего элементов: : элемента равнозначности, с первым

: равнозначности, с первыми входл э@ — . входом четырнадцатого элемента равнопервого и второго. элементов И,:прямой значиости„ с вторыми входами три- . вход ияадшего разряда первого опЕран- над@атого и четырнадцатого элеменда сумматора соединен с первыми щ@-. . тов равнозначности, с третьими входами четвертого и пятого элементофг . дами первого, второго и третьего равнозйачности, с вторыми входаии:-,:; элементов И и с выходами младшего и первого элемента равнозначности м . таршего разрядов сулю сумматора, второго элемента И, прямой вход -стар- выход четырнадцатого элемента равношего< разряда второго операнда сумма- .значимости соединен с первым входом тора соединен с первым входом третье- пятнадцатого элемента равнозначности го элемента Н и вторым входом. первого выход которого. является резервным вы элемента И, прямой вход младшего раз-, ходом суммы сумматера, выход третье. ряда второго операнда сумматора сое-. го элемента И соединен с первыми входинен с вторым входом четвертого эле- дами первого, второго, третьего и мента равнозначности и с первыми вхо- четвертого элементов ИЛИ, выход чет.дами шестого, седьмого, восьмого .эле- вертого элемента И соединен с вторыментов равнозначности и четвертого ми входами первого, второго и третьеэлемента И, вход переноса сумматора ro элементов ИЛИ и с первым входом .соединен с первыми входами девятого, пятого элемента ИЛИ, выход первого десятого и одиннадцатого элементов . элемента И соединен с третьими входаравнозначности, со вторыми входами ми первого и третьего элементов ИЛИ

105 310 2 и с вторыми входами четвертого и пятого элементов ИЛИ, выход второго элемента И соединен с четвертым входом первого элемента ИЛИ и с третьими входами второго, четвертого и пятого элементов ИЛИ, выход пятого элемента И соединен с четвертыми. входами второго, третьего, четвертого и пятого элементов ИЛИ, выходы первого, второго, третьего, четвертого и пятого элементов ИЛИ являются .соответственно первым, вторым, третьим, четвертым и пятым выходами резервного переноса сумматора, первый, второй, третий, четвертый, пятый, шестрй, 1

Изобретение относится к автоматике и вычислительной технике и мо-, жет быть применено при разработке надежных узлов обработки цифровой информации. 5

Известны сумматоры, предназначенные для суммирования нескольких многоразрядных разрядных чисел, содержащие несколько ступеней суммиро- вания, шифраторы, узлы формирования переносов (1Q и (2) .

Сумматоры применяются при построении матричных умножителей для суммирования частичных произведений и обладают большой сложностью и низким 5 быстродействием, обусловленным применением метода многоступенчатой обра-. ботки.

Наиболее близким к изобретению является одноразрядный четвергичный сумматор, содержащий пять элементов 20

НЕ, тринадцать . элементов И и пять элементов ИЛИ Я .

Недостаток известного сумматора заключается в том, что выход из строя любого элемента схемы приводит. к по- 25 тере устройством работоспособности, что существенно отражается на надежности устройств, использующих в своей структуре такой сумматор.

Цепью изобретения является повы- 30 шение надежности сумматора за счет возможности сохранения его работоспособности при наличии любой логической неисправности любого элемента схемы устройства. 35

Поставленная цель достигается тем, что в одноразрядный адаптируемый четвертичный сумматор, содержащий пять элементов И и пять элементов

ИЛИ, введены семнадцать элементов 40 равнозначности, причем прямой вход старшего разряда первого операнда сумматора соединен с первыми входаседьмой, восьмой и девятый управляю- . щие входы перекоммутации соединены соответственно с третьим входом седьмого элемента равнозначности, с вторыми входами пятого и пятнадцатого элементов равнозначности, с первым и вторым входами шестнадцатого, первым и вторым входами семнадцатого элементов равнозначности и первым входом пятого элемента И, выходы шес. тнадцатоro и семнадцатого элементов разнозначности соединены соответственно с вторым и третьим входами пятого элемента И.

2 ми первого, второго и третьего элементов равнозначности, с первыми входами первого и второго элементов И, прямой вход. младшего разряда первого операнда сумматора соединен с первы1 ми входами четвертого и пятого элементов равнозначности, с вторыми входами первого элемента равнозначности и второго элемента И, прямой вход старшего разряда второго операнда сумматора соединен с первым, входом третьего элемента И и вторым входом первого элемента И, прямой вход младшего разряда второго операнда сумматора соединен с вторым входом четвертого элемента равнозначности и с первыми входами шестого, седьмого, восьмого элементов равнозначности и четвертого элемента И, вход переноса сумматора соединен с первыми входами девятого, десятого и одиннадцатого элементов равнозначности, с вторыми входами четвертого, шестого, седьмо го и восьмого элементов И, элементов равнозначности, инверсный вход младшего разряда первого операнда соединен с третьим входом шестого и с вторым входом второго элементов равнозначности, инверсный вход старшего разряда второго операнда сумматора соединен с первым входом двенадцатого и вторым входом третьего элементов равнозначности, инверсный вход младшего разряда второго операнда сумматора соединен с вторыми входами девятого и десятого элементов равнозначности, выходы первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого элементов равнозначности соединены соответственно с первым входом три-, надцатого элемента равнозначности, с вторым входом третьего элемента И, 1053102 с третьим входом четвертого элемента И, с вторым входом одиннадцатого элемента равнозначности, с первым входом четырнадцатого элемента равнозначности, с вторыми входами тринадцатого и четырнадца.: -:го элементов равнозначности, с третьими входами первого, второго и третьего элементов И и с выходами младшего и старшего разрядов суммы сумматора, -выход четырнадцатого элемента равнозначнос- 10 (ги соединен с первым входом пятнадцатого элемента равнозначности, выход которого является резервным выходом суммы сумматора, выход третьего элемента И соединен с первыми вхо-15 дами первого, второго, третьего и четвертого элементов ИЛИ, выход четвертого элемента И соединен с вторыми входами, первого, второго и третьего элементов ИЛИ и с первым входом пя- 20 того элемента ИЛИ, выход первого элемента И соединен с третьими входами первого и третьего элементов И П1 и с вторыми входами четвертого и пятого элементов ИЛИ, выход второго элемента25

И соединен с четвертым входом первого элемента ИЛИ и с третьими входами " второго, четвертого и пятого элементов ИЛИ, выход пятого элемента И соединен с четвертыми входами второго, третьего, четвертого и пятого элементов ИЛИ, выходы первого, второго, третьего, четвертого и пятого элементов ИЛИ являются соответственно первым, вторым, третьим, четвертым и пятым выходами резервного переноса суМ-З матора, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый управляющие входы перекоммутации соединены соответственно

:с третьим входом седьмого элемента 40 равнозначности, с вторыми входами пятого и пятнадцатого элементов равнозначности., с первым и вторым входами шестнадцатого, первым и вторым входами семнадцатого элементов равнознач- 45 ности и первым входом пятого элемента И, выходы шестнадцатого и семнадцатого элементов равнозначности соединены соответственно с вторым и третьими. входами пятого элемента И.

Ба чертеже изображена схема устройства.

Устройство содержит информационные входы 1-29, на которые поступают сигналы Х1-Х5 либо их инверсии, при этом Х1 и ХЗ являются старшими разря дами четверйчных цифр операндов, Х2 и Х4 - младшими разрядами четве° ричиых цифр операндов, Х5 - сигнал переноса из предыдущего четверичного разряда.

На управляющие входы 30-37 устройства в соответствии с алгоритмом функционирования (в зависимости от состояния устройства - исправное или одно из неисправных) поступают сигналы 65

Х1-Х5 либо их инверсии, либо констан-, ты "0" или "1".

Устройство содержит также выходы

38-45, причем выходы 38-40 являются выходами, с которых снимается четверичная цифра суммы, а с выходов 41-45 снимается сигнал переноса в следующий четверичный разряд, элементы 4662 равнозначности, элементы И 6 3-67, элементы HJIH 68-72.

Первые и вторые входы элементов

56-60 равнозначности подключены к информационным входам устройства, а первые и вторые входы элементов 61 и 62 равнозначности подключены к управляющим входам устройства, выходы элементов 56 и 57 равнозначности

:соединены с первым и вторым входами ,элемента И 63, третий вход которого является информационным входом устройства, а выход которого соединен с первыми входами элементов ИЛИ 6871, выходы 41-44 которых являются выходами блока; выход элемента 58 равнозначности подключен к первому входу элемента И64, второй и третий входы которого соединены с информационными входами устройства, а вЫход соединен с вторыми входами элементов ИЛИ 68-70 и с первым входом элемента ИЛИ 72, выход 45 которого является первым выходом блока; выход элемента 59 равнозначности соединен с первым входом элемента И 65, второй и третий входы которого соединены с информационными входами устройства, а выход — с третьими входами элементов ИЛИ 68 и 70 и с вторыми входами элементов ИЛИ 71 и 72; выход элемента 60 равнозначности соединен с первым входом элемента И 66, второй и третий входы которого являются информационными входами устройства, а выход соединен с четвертым входом элемента ИЛИ 68 и с третьими входами элементов ИЛИ 69, 71 и 72, выходы элементов 61 и 62 равнозначности подключены к первому и второму входам элемента И 67, третий вход которого является управляющим входом устройства, а выход соединен с четвертыми входами элементов ИЛИ 69-72.

Первый и второй входы элементов

46 и 48 равнозначности соединены с ! информационными входами устройства, с которыми соединены также первый, второй и третий входы элемента 47 . равнозначности, AepBblA и второй входы элемента 49 равнозначности и первый вход элемента 50 равнозначности, второй вход которого является управляющим входом устройства, выход элемента 46 равнозначности соединен с первым входом элемента 53 равнозначности, второй вход которого является информационным входом устройства, а выход - первым выходом 38

105 3102!

Вход Значение Вход Значение, сигнала сигнала

Вход

Значение сигнала

Х4

Х2

Х5

Х4

Х4

Х1

Х2

Х2.

Х4

Х5

Х4

Х5

Х4

Х1

Х2

28 18

Х5

Х2

Х1

ХЗ

20.

10 блока, с которого снимается младший разряд четвертичной цифры суют; выходы элементов 47 и 48 равнозначности соединены с первым и вторым входами элемента 51 равнозначности, выход..которого соединен с первым входом элемента 54 равнозначности, второй вход которого является информационным входом устройства, а выход

39 является вторым выходом блока, с которого снимается старший разряд четвертичной цифры сумьыр выход элемента 49 равнозначности, третий вход которого является управляющим входом устройства, соединен с первым

Устройство. работает следующимобразом.

На информационные входы 1-29 45 .подаются суммируевже четвертичные цифры и входящий сигнал переноса в соответствии с таблицей, В случае исправного состояния устройства .значения сигналов на управляющих входах.

30-37 безразлично, с выхода 38 сни- . мается значение младшего разряда четверичной цифры сумми, с выхода

39 - значение старшего разряда четверичной цифры суммы, с выхода 41значение переноса в следующий четверичный разряд.

При наличии неисправностей 46=0;

46=.1; 53=0; 53=1 Функция, соответствующая значению младшего разряда четверичной цифры суммы, снимается с 60 выхода 40, при подаче на входы 30-32 соответственно управляющих сигналов

Х4, Х4 и Х5. При наличии неисправностей 47=0; 48=0, 51=0; 54=0, 47 1

48=1; 51=1 функция старшего разряда 65 входом элемента 52 равнозначности, второй вход которого соединен с выходом элемента 50 равнозначности, а выход соединен с первым. входом элемента 55 равнозначности, втЬрой вход которого является управляющим входом устройства, а выход - третьим выходом

40 блока фюрмирования сигналов чет-веричной суммы, с которого в зависимости от сигналов упуавления могут сниматься как младший, так и стар- ший разряды четвертичной суют, В таблице представлены значения сигналов, подающйхся на информаци-, онные входы. четверичной суюаа реализуется на выходе 40 при подаче на входи 30-32 управляющих сигналов соответственно .

Х2, Х1,.ХЗ.

При наличии неисправностей 560;

57= 0; 63 0; 68 0; 56 3 57=1».63 1, 68=1 сигнал переноса s следующий четверичный разряд формируется на выходе 45 прн подаче .иа управлякв ие входы 33 37 соответственно сигналов

Х1, Х2, Х3, Х4 и Х5. При наличии неисправностей 58 0) 64=0, 58 1; 64 1 сигнал переноса формируется на выходе 44 tlgB подаче.на управляющие входы 33-37 соответственно сигналов

Х4, "1", Х5, Х1 и ХЗ. При наличии неисправностей 59=0, 65=0; 59=1, 65=1 сигнал переноса формируется на выходе. 42 при подаче на управляющие входы 33-37 соответственно сигналов Х1, .".1",, ХЗ, Х4 и Х5. При наличии неисп-. равностей 60 0; 66=0; 60=1; 66 1 сигнал переноса формируется на выходе

43 при подаче на управляющие входы

10 5 3102

7В Зг гвит Юг

Составитель И. Сигалов

Редактор О.Юрковецкая Техред И.Гайду Корректор А,Знмокосов

Заказ 8873/47 Тираж 706 .. Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", r,ужгород,ул.Проектная, 4

33-37 соответственно сигналов Х1, "1", XZ, Х4 и Х5. Наличие неисправностей элементов 69, 70, 71, 72, 61, 62, 67, 49, 50, 52 или 55 не изменяет порядок функционирования устройства в неисправном состоянии.

Таким образом, предложенное устрой-, ство сохраняет работоспосббность при наличии любой одиночной логической неисправности любого элемента схемы.

Кроме того при наличии 1008 двойных логических неисправностей из 1404 возможных устройств также сохраняется работоспособность при соответствующем изменении си гн алов упр авления.