Система для передачи и приема цифровой информации

 

1. СИСТЕМА ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ЦИФРОВОЙ ИНФОРМАЦИИ, содержащая на передающей стороне источник основной информации, источник дополнительной информации, первый и второй выходы которого соединены соответственно с nepBtw и вторым входами блока памяти, а на приемной стороне преобразователь линейного цифрового сигнала, приемник основной информации и приемник дополнительной информации , отличающаяся тем, что, с целью повышения помехозащищенности , введены на передающей стороне формирователь линейного цифрового сигнала, выход которого соединен с треть им входом блока пагляти , выход которого соединен с первым входом формирователя линейного цифрового сигнала, второй входкоторого подключен к выходу источника основной информации, а на приемной стороне введен декодирующий блок, первый вход которого соединен с первым выходом преобразователя линейного цифрового сигнала, второй выход Которого соединен с вторым входсм декодирующего блока, первый и второй выходы j которого подключены соответственно у| к входам приемников основной и дополнительной информации. О1 СХ) о 00 . 1

СОКИ СОВЕТСНИХ

ШЮЛН

РЕСПУБЛИК

g(Q) Н 04 !. 5/00

ОПИСАНИЕ. ИЗОБРЕТЕНИЯ "

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

%ив. 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАЕМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ (21) 3377384/18-09 (22) 29.12.81 (46) 30 ° 11.83. Бюл.944 (72) И.Н. Ерохин и Л.Н. Оганян (53) 621.391.3(088.8) (56) 1. Зиниренко A.N. и др. Системы многоканальной связи. !1., "Связь"

1980, с.421-426.

2. Авторское свидетельство СССР

В 456374, кл. Н 04 L 5/00, 1972 (прототип). (54)(57) 1. СИСТЕМА ДЛЯ ПЕРЕДАЧИ И

ПРИЕМА ЦИФРОВОЙ ИНФОРМАЦИИ« содержащая на передающей стороне источник основной информации, источник дополнительной информации, первый и второй выходы которого соединены соответственно с первьм и вторым входами блока памяти, а на приемной сторонепреобразователь линейного цифрового сигнала, приемник основной информа„.SU„„080 A ции и приемник дополнительной информации, отлич а ющаяся тем, что, с целью повышения помехозащищенности, .введены на передающей стороне формирователь линейного цифрового сигнала, выход которого соединен с третьим входом блока памяти, выход которого соединен с первьы входом формирователя линейного цифрового сигнала, второй вход которого подключен к выходу источника основной информации, а на приемной стороне введен декодирукж!ий блок, первый вход которого соединен с первым выходом преобразователя линейного цифроаого сигнала, второй выход которого соединен с вторым входом декодирую-Я щего блока, первый и второй выходы которого подключены соответственно к входам приемников основной и дополнительной информации.

1058080

2. Система по и ° 1, о т л и ч а ющ а я с я тем, что формирователь линейного цифрового сигнала содержит семь элементов запрета,, четыре элемента ИЛИ, линию задержки, инвертор, элемент И и триггер, первый выход которого соединен с первым входом первого элемента запрета, первым входом второго элемента запрета и первым входом третьего элемента запрета, вто« рой вход которого соединен с первым входом четвертого элемента запрета и первым входом первого элемента ИЛИ; второй, вход которого соединен с выходом пятого элемента запрета, первый вход которого соединен с вторым выходом триггера, вторым входом четвертого элемента запрета и первым входом шестого элемента запрета, второй вход которого соединен с вто рым входом второго элемента запрета и первым входом второго элемента ИЛИ, второй вход которого соединен с выходом первого элемента запрета, второй ,вход которого соединен с вторым входом пятого элемента запрета, причем выход седьмого элемента запрета подключен к первому входу элемента И, второй вход которого соединен с вы"ходом линии задержки, вход которой ! соединен с выходом третьего элемента

ИЛИ и входом инвертора, выход кото. рого подключен к первому входу седьмого элемента запрета, второй вход которого соединен с выходом четвертого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами третьего и. шестого элементов запрета, а выходы второго и четвертого элементов запрета подключены соответственно к первому и второму входам третьего элемента ИЛИ, выход элемента И является выходом формирователя линейного цифрового сигнала, первым входом которого является вход триггера, вторым входо л — первый вход четвертого элемента запрета и второй вход шестого элемента запрета.

Изобретение относится к электро.связи и может быть использовано для передачи и приема цифровой информации.

Известно устройство для передачи 5 и приема цифровой информации, содержащее на передающей стороне передатчик цифровой статистической системы

3. Система по п.1, о т л ич а ю щ а я с я тем, что, декодирующий блок содержит пять элементов запрета, два элемента ИЛИ, инвертор, три элемента задержки, два-элемента И, триггер, элемент памяти и делитель частоты, выход которого соединен с первым входом элемента памяти, второй вход которого соеди:нен с выходом первого элемента ИЛИ, первый вход которого соединен с третьим входом элемента памяти, с первыми входами первого и второго элементов запрета, с выходом триггера, с выходом первого элемента И и входом первого элемента задержки, выход которого подключен к первому входу третьего элемента запрета, второй вход которого соединен с выходом второго элемента задержки, вход которого соединен с входом инвертора, входом третьего элемента задержки, первым входом первого элемента И и выходом второго элемента ИЛИ, первый вход которого соединен с выходом четвертого. элемента запрета, первый вход которого соединен с первым выходом триггера, второй выход которого подключен к первому входу пятого зле лента запрета, выход которого соединен с вторым входом второго элемента ИЛИ, выход инвертора соединен с первым входом второго элемента И, второй вход которого соединен с выходом третьего элемента запрета, второй вход первого элемента ИЛИ подключен к выходу второго элемента И, вторые входы четвертого и пятого элементов запрета соединены с вторыми входами соответственно первого и второго элементов запрета, выходы которых являются первым выходом декодирующего блока, .вторым выходом которого является выхэд элемента памяти, вторые входы первого и второго элементов запрета являются первым входом декодирующего блока, В-.орым входом которого является вход делителя частоты. передачи, а на приемной стороне— приемник цифровой статистической системы (1J .

Недостатком устройства является низкий коэффициент использования линейного цифрового видеотракта.

Наиболее близкой по технической сущности к предлагаемой является

1058080 система, содержащая на передающей стороне источник основной информации, источник дополнительной информации, первый и второй выходы которого соединены соответственно с первьм и вторым входами блока памяти, а на приемной стороне - преобразователь линейного цифрового сигнала, приемник основной информации и приемник дополнительной информации (2) .

Однако известная система обладает низкой помехозащищенностью.

Цель изобретения -, повышение помехозащищенности.

Поставленная цель достигается тем, что в систему для передачи и приема 15 цифровой информации, содержащую на передающей стороне источник основной информации, источник дополнительной информации, первый и второй выходы которого соединены соответственно с первым и вторым входами блока памяти, а на приемной сторонепреобразователь линейного цифрового сигнала, приемник основной информации и приемник дополнительной ин- 25 формации, введены на передающей стороне формирователь линейного цифрового сигнала, выход которого соединен с третьим входом блока памяти, выход которого соединен с первым входом формирователя линейного цифрового сигнала, второй вход которого подключен к выходу источника основной информации, а на приемной стороне введен декодирующий блок, первый вход которого соединен с первым выходом преобразователя линейного цифрового сигнала, второй выход которого соединен с вторым входом декодирующего блока, первый и второй выходы которого подключены соответственно к вхо- 40 дам приемников основной и дополнительной информаций.

При этом формирователь линейного цифрового сигнала содержит семь элементов запрета, четыре элемента ИЛИ, линию задержки, инвертор, элемент И и триггер, первый выход- которого соединен с первым входом первого элемента запрета, первым входом второго элемента запрета и первым входом тре-5О тьего элемента запрета, второй вход которого соединен с первым входом четвертого элемента запрета и первым входом первого элемента HJIH, второй вход которого соединен с выходом пятого элемента запрета, первый вход которого соединен с вторым выходом триггера, вторым входом четвертого элемента запрета и первым входою шестого элемента запрета, второй вход которого соединен с вторым 60 входом второго элемента запрета и первым входом второго элемента

ИЛИ, второй вход которого соединен с выходом первого элемента запрета, второй вход которого соединен с вто- 65 рым входом пятого, элемента запрета, причем выход, седьмого элемента запрета подключен к первому входу элемента И, второй вход которого соединен с выходом линии задержки, вход которой соединен с выходом третьего элемента ИЛИ и входом инвертора, выход которого подключен к первому входу седьмого элемента запрета, второй вход которого соединен с выходом четвертого элемента

ИЛИ, первый и второй входы которого соединены соответственно с выходами третьего и шестого элементов запрета, а выходы второго и четвертого элементов запрета подключены соответственно к первому и второму входам третьего элемента ИЛИ., выход элемента И является выходом формирователя линейного цифрового сигнала, первым входом которого является вход триггера, вторым входом — первый вход четвертого элемента запрета и второй вход шестого элемента запрета.

Кроме того, декодирующий блок содержит пять элементов запрета, два элемента ИЛИ, инвертор, три элемента задержки, два элемента И, триггер, элемент памяти и делитель частоты, выход которого соединен с первым входом элемента памяти, второй вход которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с третьим входом элемента памяти, с первыми входами первого и второго элементов запрета, с выходом триггера, с выходом первого элемента И и входом первого элемента задержки, выход которого подключен к первому входу третьего элемента запрета, второй вход которого соединен с выходом второго элемента задержки, вход которого соединен с входом инвертора, входом третьего элемента задержки, первьм входом первого элемента Й и выходом второго элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента запрета, первый вход которого соединен с первым выходом триггера, второй выход которого подключей к первому входу пятого элемента запрета, выход которого соединен с вторым входом второго элемента ИЛИ, выход инвертора соединен с первым входом второго элемента И, второй вход которого соединен с выходом третьего элемента запрета, второй вход первого элемента ИЛИ подключен к выходу второго элемента И, вторые входы четвертого и пятого элементов запрета соединены с вторыми входами соответственно первого н второго элементов запрета, выходы которых являются первым. выходом декодирующего б.1 »<а, вторым выходом которого является выход

1058080 элемента памяти, вторые входы первого и второго элементов запрета являются первые входом декодирукщего блока, вторыми входом которого является вход делителя частоты.

На фиг,1 изображена структурная электрическая схема предлагаемой системы, на фиг.2 - временные диаграмвы; на фиг.3 - структурная электрическая схема формирователя линейного цифрового сигнала; на фиг.4то же, декодирующего блока.

Система для передачи и приема цифровой информации содержит источник 1 основной информации, источник

2 дополнительной информации, формн рователь 3 линейного цифрового сигнала, блок 4 памяти, преобразователь

5 линейного цифрового сигнала, декодирующий блок 6, приемник 7 основной информации и приемник 8 дополни- 20 тельной информации.

Формирователь линейного цифрового сигнала содержит элементы 9-15 запрета элементы ИЛИ 16-19, линию 20 за держки, инвертор 21, элемент И 22, и триггер 23.

Декоднрующий блок содержит элементы 24-28 запрета, элементы ИЛИ 29 и 30, инвертор 31, элементы 32-34 задержки, элементы Й 35 и 36, триггер

37, элемент 38 памяти, делитель 39 частоты.

Система работает следующим обра3 oa4 °

На передающей стороне на вход фор- мирователя 3 линейного цифрового

3 сигнала поступает сигнал (фиг.2а) от источника 1 основной информации. Для конкретности иллюстрации рассматривают случай передачи последовательности символов дополнительной двоич- 4О .ной информации 110010101..., поступающей на первый вход блока 4 памяти с тактовой частотой Ц от источника 2 дополнительной информации.

Формирователь 3 линейного цифровоzo сигнала выбирает бестоковый такто« вый интервал, следующий первьвю за импульсом сигнала (фиг.2а), формирует сигнал считывания (фиг.2б) в 5Q этою интервал времени, обеспбМивая считывание очередного символа дополнительного двоичного сигнала (фиг.2в) с блока 4 памяти на форин» рователь 3 линейного цифрового 55 сигнала.

Последний формирует импульс с полярностью предшествующего ему импульса сигнала (фиг.2а) при передаче первого из возможных значений снмво- бО ла дополнительной двоичной информации (в предлагаемом варианте "1"), формирует бестоковую посылку при передаче второго из возможных значений символа дополнительной двоичной информации (в предлагаемом варианте

"0") и обеспечивает передачу образованного линейного сигнала (фиг.2г) в линейный цифровой тракт. Причем формирователь 3 линейного цифрового сигнала для передачи каждого очередного символа дополнительной двоичной информации выбирает первый по счету бестоко)вый тактовый интервал в ближайшем временном отрезке, следующим за таким импульсом сигнала (фиг.2а), полярность которого противоположна полярности последнего предшествующего ему импульса, сформированного при передаче первого нз возможных значениЯ символа дополнительной двоичной информации.

На приемной стороне линейный цифровой сигнал (фиг.2г) поступает на преобразователь 5 линейного цифрового сигнала, с выходов которого двоичная информация и сигнал тактовой частоты (фиг.2д) подаются на входы декодирующего блока 6 ° Последний

s процессе последовательного анализа линейного сигнала каждый импульс, полярность которого повторяет полярность непосредственно предшествующего ему импульса, опознает как символ дополнительной двоичной информации, имеющий первое из возможных значений ()в предлагаемом варианте "1")> а каждую бестоковую посылку, следующую пеуаоа по счету за импульсом линейного сигнала с полярностью, противоположной полярности последнего предшествующего ему импульса:, опознанного при приеме как символ дополнительной двоичной информации, имеющий первое из возможных значений, опознает как символ дополнительной двоичной информации, имеющий второе из возможных значений (в предлагаемом варианте "0"}. Таким образом, на втором выходе декодирующего блока 6 получают последовательность (фиг.2е), аналогичную дополнительной двоичной информации 110010101..., считываемую с частотой 1 s приемник 8 дополнительной информации. декодирующий блок 6 в процессе анализа принимаемого линейного сигнала вместо каждого импульса, полярность которого повторяет полярность непосредственно предшествующего ему импульса, формирует бестокбвую посылку основной двоичной информации, остальные символы оставляя без изменений. Таким образом, на втором выходе декоднрующего блока 6 получают основную двоичную информацию (фиг.2ж) поступакщую в приемник 7 основной информации. На местах определенных бестоковых тактовых интервалов основной двоичной информации передается дополнительная двоичная информ»u,èÿ.

1058080

Формирователь линейного цифрового сигнала работает следующим образом.

В исходном состоянии на входе триггера 23 сигнал отсутствует и с

его второго выхода на первый вход элемента. 15 запрета и на вторые входы элементов 9 и 11 запрета подается

"1". Линейный сигнал поступает на первый вход элемента 11 запрета, на вторые входы элементов 10-12 запрета и на первые входы элементов

ИЛИ 16 и 17 поступает "1".

"1" сигнала поступает на первый вход элемента,ИЛИ 16 и одновременно на вторые входы элементов 11 и 12 15 запрета, вследствие чего "1" через элемент 12 запрета и элемент ИЛИ 18 подается на линию 20 задержки, а через элемент 11 запрета и элемент ИЛИ

19 - на второй вход элемента 13 за- 20 прета.

В следующем тактовом интервале сигнала с частотой t следует "0", который инвертируется в инверторе

21 в "1" и одновременно с "1", пос- 25 тупающей из.линии 20 задержки, подается через элемент И 22 на третий вход блока 4 памяти, в котором с частотой f записывается дополнительная т цифровая информация. Если в момент прихода считывающего импульса в блок

4 памяти записана "1", то последняя поступает на вход триггера 23 и через элемент 14 запрета и элемент ИЛИ

16 в линию. Триггер 23 переходит в другое состояние и "1" с его первого выхода поступает на первые входы элементов 10,12 и 14 запрета. В результате этого "1" сигнала проходит через элемент 9 запрета и элемент

ИЛИ 18 на вход линии 20 задержки.

В следующем тактовом интервале сигнала с частотой 1 следует "0", который инвертируется в инверторе 21 в "1" и одновременно с "1", поступающей из линии 20 задержки, подается через 45 элемент И 22 на третий вход блока 4 памяти. Если в момент прихода считывающего импульса в блок 4 памяти записана "1", то последняя поступает на вход триггера 23 и через элемент 5р

15 запрета и элемент ИЛИ 17 в линию.

Триггер 23 переходит в другое состояние и "1" с его второго выхода поступает на первые входы элементов 11 и

16 запрета и на второй вход элемента 55

9 запрета. Если после "1" сигнала следует снова "1", сигнала, то последняя через открытый элемент 10 (11) запрета и элемент ИЛИ 19 поступает. на второй вход элемента 13 запрета, и "1" сигнала не поступает на третий вход- блока 4 памяти через линию 20 задержки и элемент И 22.

Декодирующий .блок работает следующим образом. 65

В исходном состоянии на входе триггера 37 сигнал отсутствует и

"1" с его второго выхода подается на первый вход элемента 24 запрета.

"1" через открытый элемент 25 запрета и элемент ИЛИ 29 поступает на элементы 32 и 33 задержки. Если в следующем тактовом интервале сигнала следует. "1", то последняя вместе с задержанной "1" поступает через элемент И 35 на вход элемента 34 задержки, триггера 37, элемент 38 памяти и элемент ИЛЙ 30 и элементы 26 и 27 запрета. Последовательность импульсов с выхода элемента И 35..является информационной. "1", задержанная в элементе

34 задержки на один такт частоты1,. подается на первый вход элемента

28 запрета, чем предотвращает образование ложного импульса записи цепочкой выделения "0" дополнительной двоичной информации."1", поступающая с выхода элемента И 35 на первые входы элементов 26 и 27 запрета, исключает. "1" дополнительной двоичной информации из последовательностей, и образуется последовательность, поступающая на приемник 7 основной двоичной информации."1", поступившая на триггер 37, переводит последний в другое состояние. Если после

"1" следует "0", то последний выделяется инвертором 31, элементом 32 задержки, элементом 28 запрета и эле-. ментом И 36, и в элементе 38 памяти записывается "0".

Следовательно, "0" дополнительной двоичной информации выделяются из последовательности до момента выделения "1" дополнительной-цифровой ин-. формации, после чего выделяются символы ("0" и "1") дополнительной дво-, ичной информации из последовательности, С элемента 38 памяти дополнительная двоичная информация считывается тактовой частотой 1Т, которая образуется делителем 39 частоты, на приемник 8 дополнительной двоичной ин:формации.

Во избежание потерь дополнительной двоичной информации необходимо выполнять соотношение тактовых частот основного двоичного сигналами, . и дополнительного 4 в пределах

I где Ф - целые числа.

Таким образом, передача дополнительной двоичной информации в нулевых тактовых интервалах основной двоичной информации приводит к повышению среднего количества единиц в линей- ном цифровом сигнале, что вызывает снижение дисперсии фазовых дрожаний 3 импульсов линейного сигнала.

Жив. 2

-4—

Составитель О. Геллер

Редактор A. Курах Техред Л. Пилипенко Корректор A. Зимокосов

Заказ 9602/58 Тираж 677 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретениЯ и открытиЯ

113035, Москва, Ж-35, Рауыская наб., д, 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4