Устройство для сопряжения процессора с памятью

 

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА ,С ПАМЯТЬЮ, содержащее блок управления и .блок контроля информации, первые входы которых соединены с входом адреса устройства, второй, третий входы и первый, второй и третий выходы блока управления соединены соответственно с входами сброса и пуска устройства и выходами управления, выборки и конца работы устройства, а четвертый выход - с BTOfXJM входом блока контроля информации, третьим и четвертым входами соединенного соответственно с первым и вторым информационными входами устройства, а первым, вторым , третьим и четвертым выходами - соответственно с выходами сигнала контроля адреса и информации, сигнала коррекции ошибки, информационным выходом и выходом корректирующего кода устройства, отличающееся тем, что, с целью повышения достоверности передачи информации и быстродействия, в него введены блок регенерации, коммутатор адреса и формирователь сигнала записи, причем первый, второй входы и первый выход блока регенерации подключены соответственно к второму входу, пятому выходу и четвертому входу блока управления, а второй, третий и четвертый выходы соответственно к первому входу коммутатора адреса и выходам сигналов ошибки адреса и ошибки периода регенерации устройства, « первый вход формирователя сигнала записи соединен с шестым выходом блока управления и пятым входом блока контроля информации, второй и третий входы - соответственно с входом сигнала код операции устройства и шестым входом и первым выходом блока контроля информации, а выход - с выходом сигнала записи устройства, второй и третий входы коммутатора адреса соединены соответственно с седьмым выходом блока управления и .адресным входом устройства , а млход - с адресным выходом устройства, причем блок регенерации содержит две схемы сравнения, два таймера, узел свертки, счетчик адрес са регенерации и регистр, причем (Л выход первой схемы сравнения под|Ключен к третьему выходу блока и первому входу регистра, первый вход к выходу регистра и первому входу счетчика адреса регенерации, выход которого соединен с вторым входом регистра, вторым выходом блока и через узел свертки с вторым входом первой cxebfii сравнения, выход второй схемы сравнения соединен с четел вертым выходом блока и с первыми со входами таймеров, вторые входы которых подключены к первому входу сд блока, выход первого таймера соединен о: с первым входом второй схемы сравнения , вторым входом подключенной к первому выходу второго таймера, второй выход которого и второй и третий входы счетчика адреса регенерации соединены соответствеАно с первым выходом и первым и вторым входами блока, а блок управления содержит три элемента И-ИЛИ-НЕ, два элемента ИЛИ-НЕ,, регистр сдвига, триггер процессора , триггер регенерации, пять элементов задержки, четыре элемента НЕ, четыре элемента И-НЕ и группу элементов И-ИЛИ-НЕ, щжчем первые входы первого и второго элементов

„„SU„„1059560 A

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИ (РЕСПУБЛИК

3(Ю G 05 F 3 04; 06 Г 13 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И 0THPbtTHA (21) 3385167/18-24 (22) 20.01.82 (46) 07.12.83. Вюл. Р 45 (72) Л.A.Александрова, A.П.Королев, A,Â.Oñèèîâ и С.Н.Федоров (53) 681. 325.(988. 8) (56) 1. Авторское свидетельство СССР

9 736105, кл. G 06 F 13/00, 1977, 2. Патент США В 3789204, кл. 235 /158, 1973 (прототип) . (54) (57) 1. УСТРОЙСТВО ДЛЯ СОПРЯ)КЕНИЯ ПРОЦЕССОРА,С ПАМЯТЬЮ, содержащее блок управления и .блок контроля информации, первые входы которых соединены с входом адреса устройства, второй, третий входы и первый, вто рой и третий выходы блока управления соединены соответственно с входами сброса и пуска устройства и выходами управления, выборки и конца работы устройства, а четвертый выход — с вторым входом блока контроля информации, третьим и четвертым входами соединенного соответственно с первым и вторым информационными входами устройства, а первым, вторым, третьим и четвертым выходами— соответственно с выходами сигнала контроля адреса и информации, сигнала коррекции ошибки, информационным выходом и выходом корректирующего кода устройства, о т л и ч а ющ е е с я тем, чтo с целью повышения достоверности передачи информации и быстродействия, s него введены блок регенерации, коммутатор адреса и формирователь сигнала записи, причем первый, второй входы и первый выход блока регенерации подключены соответственно к второму входу, пятому выходу и четвертому входу блока управления, а второй, третий и четвертый выходы — соответственно к первому входу коммутатора адреса и выходам сигналов ошибки адреса и ошибки периода регенерации устройства, « первый вход формирователя сигнала записи соединен с шестым выходом блока управления и пятым входом блока контроля информации, второй и третий входы — соответственно с входом сигнала код операции устройства и шестым входом и первым выходом блока контроля информации, а выход — с выходом сигнала записи устройства, второй и третий входы коммутатора адреса соединены соответственно с седьмым выходом блока управления и .адресным входом устройства, а выход — с адресным выходом устройства, причем блок регенерации содержит две схемы сравнения, два таймера, узел свертки, счетчик адре- я са регенерации и регистр, причем выход первой схемы сравнения под,ключен к третьему выходу блока и первому входу регистра, первый вход - С к выходу регистра и первому входу счетчика адреса регенерации, выход которого соединен с вторым входом регистра,.вторым выходом блока и через узел свертки с вторым входом Ф Й первой схемы сравнения, выход второй схемы сравнения соединен с чет- ® вертым выходом блока и с первыми Q1 входами таймеров, вторые вхсды ко- Я торых подключены к первому входу блока, выход первого таймера соединен CiR с первым входом второй схемы сравне- ( ния, вторым входом подключенной к первому выходу второго таймера, второй выход которого и второй и третий входы счетчика адреса регенерации соединены соответствеяно с пер- а вым выходом и первым и вторым входа- Ф ми блока, а блок управления содержит три элемента И-ИЛИ-НЕ, два элемента

ИЛИ-НЕ, регистр сдвига, триггер процессора, триггер регенерации, пять элементов задержки, четыре элемента НЕ, четыре элемента И-НЕ и группу элементов И-ИЛИ-НЕ, .причем первые входы первого и второго элементов

10595á0

И-ИЛИ-НЕ соединены с третьим входом блока, а выходы — соответственно с информационными входами регистра сдвига и триггера процессора, первый вход третьего элемента И-ИЛИНЕ, соединен с четвертым входом блока, а выход — с информационным вхо. дом триггера регенерации, вход сброса,регистра сдвига соединен с вторым входом блока, а первый. выход— с первыми входами первого и второго элементов И-НЕ и через первый эле„мент задержки с четвертым выходом блока, вторым входом второго элемента И-HE и первым входом первого элемента ИЛИ-НЕ, выход первого элемента И-НЕ подключен через первый элемент HE к второму и третьему входам второго элемента И-ИЛИ-НЕ, первый выход регистра сдвига подключен к первому входу второго элемента

ИЛИ-НЕ, выход триггера регенерации соединен через второй элемент НЕ с вторыми входами третьего и первого элементов И-ИЛИ-НЕ, третий вход которого подключен через третий элемент НЕ к выходу триггера процессора, второму выходу блока, вторым выходам первого и второго элементов

ИЛИ-НЕ и первым входам элементов

И-.ИЛИ-НЕ группы и третьего и четвертого элементов И-НЕ, выходы которых являются соответственно пятым и седьь ым выходами блока, второй выход регистра сдвига подключен к второму входу первого элемента И-НЕ, четвертому и пятому входам первого элемента И-ИЛИ-НЕ и через четвертый элемент НЕ и второй элемент задержки к второму вхоцу третьего элемента

И-НЕ и третьему входу третьего элемента И-ИЛИ-Щ, четвертым входом соединенного через третий элемент задержки к выходу триггера процессора, выход триггера регенерации соединен с вторым входом четвертого элемента И-НЕ и четвертым входом вторбго элемента И-ИЛИ-НЕ, выходы первого и второго элементов ИЛИ-НЕ соединены соответственно через четвертый и пятый элементы задержки с третьим и шестым выходами блока, вторые и третьи входы элементов. И-ИЛИ-НЕ группы соединены с выходом

1I

Изобретение относится к вычислительной технике, в частности к устройствам обмена процессора с динамической интегральной памятью, и может быть использовано в связных процессорах. второго элемента И-НЕ, четвертые входЫ образуют первый вход блока, а выходы — первый его выход.

2, устройство по и. 1, о т л ич а ю щ е е с я тем, что блок контроля информации содержит регистр информации, регистр контрольных кодов, коммутатор информации, сумматор контрольного кода, два поразрядных сумматора, дешифратор номера корректируемого разряда, дешифратор типа ошибки и узел контроля четности, причем выход узла контроля четности является первым выходом блока, а первый, второй и третий входы — соответственно первым, пятым и третьим входами блока, первый и второй входы регистра контрольных кодов и регистра информации соединены соответственно с четвертым н вторым входами блока, а выходы — соответственно с первымн вхоцами первого и второго поразрядных сумматоров, первый, второй и третий входы коммутатора информации подключены соответственно к выходу регистра информации и третьему и шестому входам блока, а выход — к сумматору KQHтрольного кода, первый выход которого соединен с вторым входом второго поразрядного сумматора, а второй выход — с четвертым выходом блока и вторым входом первого поразрядного сумматора, выход которого соединен с первым входом дешифратора типа ошибки и через дешиф1 ратор номера корректируемого разряда с третьим входом второго поразрядного сумматора, выход которого является третьим выходом блока, второй вход дешифратора типа ошибки является вторым входом блока, а выход— вторым его выходом.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что формирователь сигнала записи содержит элемент

ИЛИ-НЕ и элемент И-НЕ, причем входы элемента ИЛИ-НЕ являются соответственно первым и третьим входами формирователя, а выход соединен с первым входом элемента И-НЕ, второй вход и выход которого являются соответственно вторым входом и выходом формирователя.

Известны устройства для сопряжения основной памяти с процессором, содержащие узел управления и синхронизации, регистры адреса, регистры информации, узлы коррекции, элементы ИЛИ,выходные регистры и коммутатор(1

1059560

Недостаток укаэанных устройств состоит в ограниченной области применения, Наиболее близким к предлагаемому по технической сущности является цифровоЕ запоминающее устройство с самоконтролем, содержащее накопитель с произвольным временем доступа, построенный на интегральных твердых схемах, схемы контроля информации и генерации контрольных характери- 30 стык информации, соединенные шинами данных и адреса с процессором и с входами и выходами накопителя, входные схемы формирования адреса, входные и выходные схемы формирования 15 данных, соединенные с процессором . и накопителем, и схему управления устройством.

Устройство позволяет при записи в память сложить по модулю два бит четности адреса и бит четности информации для выработки общего бита четности, запоминаемого в адресуемой ячейке, и затем при считывании испольэовать этот бит для контроля как данных, так и адресной информаЯ

Недостатками данного устройства являются низкая достоверность записываемой информации из-эа отсутствия входного контроля адресной информации и данных, что может привести к необходимости переэагрузки памяти или к корректированию ошибки, что потребует значительного времени, и низкое быстродействие, поскольку обращение к памяти запускается после формирования контрольных битов .четности.

Цель изобретения — повышение до 40 стоверности передачи информации и быстродействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок управления и блок контроля ин- 45 формации, первые входы которых соединены с входом адреса устройства, второй, третий входы и первый, второй и третий выходы блока управления соединены соответственно с входами сброса 50 и пуска устройства и выходами управления, выборки и конца работы устройства, а четвертый выход — с вторым входом блока контроля информации, третьим и четвертым входами соединенного соответственно с первым и вторым информационными входами устройства, а первым, вторым, третьим и четвертым выходами — соответственно с выходами сигнала контроля адреса и информации, сигнала коррекции ошиб-. 60 ки, информационным выходом и выхо- . дом корректирующего кода устройства, введены блок регенерации, коммутатор адреса и. формирователь сигнала записи, причем первый, второй вхо- 65 ды и первый выход блока регенерации подключены соответственно к второму входу, пятому выходу и четвертому входу блока управления, а второй, третий и четвертый выходы — соответственно к первому входу коммутатора адреса и выходам сигналов ошибки адреса и ошибки периода регенерации устройства, первый вход формирователя сигнала записи соединен с шестым выходом блока управления и пятым входом блока контроля информации, второй и третий входы — соответственно с входом сигнала код операции устройства и шестым входом и первым выходом блока контроля информации, а выход — c выходом сигнала записи устройства, второй и третий входы коммутатора адреса соединены соответственно с седьмым выходом блока управления и адресным входом устройства, а выход — с адресным выходом устройства, причем блок регенерации содержит две схемы сравнения, два таймера, узел свертки, счетчик адреса регенерации и регистр, причем выход первой схемы сравнения подключен к третьему выходу блока и первому входу регистра, первый вход — к выходу регистра и первому входу счетчика адреса регенерации, выход которого соединен с вторым входом регистра, вторым выходом блока .и через узел свертки с вторым входом первой схемы сравнения, выход второй схемы сравнения соединен с четвертым выходом блока и с первыми входами таймеров, вторые входы которых подключены к первому входу блока, выход первого таймера соединен с первым входом второй схемы сравнения, вторым входом подключенной к первому выхода второго таймера, второй выход которого и второй и третий входы счетчика адреса регенерации соединены соответственно с первым выходом и первым и вторым входами блока, а блок .управления содержит три элемента И-ИЛИ-НЕ, дэа элемента ИЛИ-НЕ, регистр сдвига, триггер процессора, триггер регенерации, пять элементов задержки, четыре элемента НЕ, четыре элемента И-HE и группу элементов

И-ИЛИ-НЕ, причем первые входы перного и второго элементов И-ИЛИ-НЕ соединены с третьим входом блока, а выходы — соответственно с информационными входами регистра сдвига и триггера процессора, первый вход третьего элемента И-ИЛИ-HE соединены с четвертым входом блока, а выход— с информационным входом триггера регенерации, вход сброса регистра сдвига соединен с вторым входом бло ка, а первый выход — с первыми входами первого и второго элементов

И-НЕ и через первый элемент задерж1059560 ки с четвертым выходом блока, вторым входом второго элемента И-НЕ и первым входом первого элемента ИЛИ-НЕ, выход первого элемента И-НЕ подклю-. чен через первый элемент НЕ к второму и третьему входам второго эле- 5 мента И-ИЛИ-НЕ, первый выход регистра сдвига подключен к первому входу второго элемента ИЛИ-НЕ, выход триггера регенерации соединен через второй элемент HE с вторыми 10 входами третьего и первого элементов И-ИЛИ-НЕ, третий вход которого подключен через третий элемент HE к выходу триггера процессора, второму выходу блока, вторым входам первого и второго элементов ИЛИ-НЕ и первым входам элементов И-ИЛИ-НЕ группы и третьего и четвертого элементов И-НЕ, выходы которых являются соответственно пятым и -едьмым вы- 20 ходами. блока, второй выход регистра сдвига подключен к второму входу первого элемента И-НЕ, четвертому и пятому входам первого элемента

И ИЛИ-НЕ H через четвертый элемент 25

НЕ и второй элемент задержки к второму входу третьего элемента И-НЕ и третьему входу третьего элемента

И-ИЛИ"НЕ, четвертью входом соединенного через третий элемент задержки к выходу триггера процессора, выход триггера регенерации соединен с вторым входом четвертого элемента И-НЕ и четвертым входом второго элемента

И-ИЛИ-НЕ, выходы первого и второго элементов ИЛИ-НЕ соединены соответственно через четвертый и пятый элементы задержки с третьим и шестым выходами блока, вторые и третьи входы элементов И-ИЛИ-НЕ группы соединены с выходом второго элемента 40

И-НЕ, четвертые входы образуют первый вход блока, а выходы — первый его выход.

Блок .контроля информации содержит регистр информации, регистр 45 контрольных кодов, коммутатор информации, сумматор контрольного кода, два поразрядных сумматора, дешифратор номера корректируемого разряда, дешифратор типа ошибки и узел конт- 50 роля четности, причем выход узла контроля четности является первым выходом блока, а первый, второй и третий входы — соответственно первым, пятым и третьим входами блока, первый и второй входи регистра контрольных кодов и регистра информации соединены соответственно с четвертым и вторым входами блока, а выходы — соответственно с первыми входа" ми первого и второго поразрядных сумматороЬ, первый, второй и третий входы коммутатора информации подключены соответственно к выходу регистра информации и третьему и шестому входам блока, а выход — к сумматору 65 контрольного кода первый выход которого соединен с вторым входом второго поразрядного:сумматора, а второй выход — с четвертым выходом блока и вторым входом первого поразрядного сумматора, выход которого соединен с первым входом дешифратора типа ошибки и через дешифратор номера корректируемого разряда с третьим входом второго поразрядного сумматора, выход которого является третьим выходом блока, второй вход дешифратора типа ошибки является вторым входом блока, а выход — вторым его выходом.

Формирователь сигнала записи содержит элемент ИЛИ-НЕ и элемзнт

И-НЕ, причем входы элемента ИЛИ-НЕ являются соответственно первым и третьим входами формирователя, а выход соединен с первым входом элемента И-НЕ, второй вход и выход которого являются соответственно BTQ рым входом и выходом формирователя.

На фнг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 — временные диаграммы цикла чтения и регенерации на фиг, 3— то же, цикла записи; на фнг. 4-7 функциональные схемы блока управления, формирователя сигнала записи, блока контроля информации, узлов контроля корректируемых и некорректируемых ошибок.

Устройство содержит память (накопитель) 1, блок 2 регенерации, блок 3 управления, блок 4 контроля информации, коммутатор 5 адреса, формирователь 6 сигнала записи.

Блок 2 регенерации содержит счетчик 7 адреса регенерации, регистр 8, узел 9 свертки, первую схему 10 сравнения, таймеры 11 и 12 и вторую схему 13 сравнения, l

На фиг. 1 обозначены вхОдная шина 14 адреса,, входная шина 15 сигнала ПУСК, выходная шина 16 сигналов управления, выходная шина 17 выборки, шины 18 и 19 стробов считывания и записи числа, выходная шина 20 контроля адреса при записи (считывании) и информации при записи, входная шина 21 сигнала конца операции, выходная шина 22 сигнала записи, первая входная информационная шина 23, выходная шина 24 сигнала конца работы памяти, входная шина 25 сигнала сброса, шина 26 сигнала запроса регенерации, шина 27 адреса регенерации, выходные шины 28 и 282 сигналов ошибки адреса и ошибки периода регенерации, шина 29 сигнала управления коммутатором 5, шина 30 суммирования единицы счетчика 7, выходная шина 31 разрядов корректирующего кода, вторая входная информационная шина 32, выходная шина 33 сиг1059560

Узлы 74 и 75 контроля содержат (фиг. 7) элементы НЕ 79-85, элемен- 40 ты И-HE 86, элемент НЕ 87, элемент

И-НЕ .88, элементы 89-94 сложения двух разрядов по модулю два, триггер. 95 задержки и элемент И -НЕ 96.

На фиг. 4-7 обозначены шина 97 .45 разрядов корректирующего кода при считывании и шины 98 синхронизации.

Устройство работает следующим образом.

После получения по шине 15 сиг- 50 нала ПУСК в блоке 3 вырабатываются сигналы, которые по шинам 16 и 17 запускают ПАМЯТЬ 1. Одновременно адрес по шине 14 без ожидания результата входного контроля в блоке 4 через коммутатор 5, управляемый сигналом.по шине 29, подается в намять 1.

Разряды управляющего слова, т.е. код операции, по шине 21 и адрес с контрольными разрядами по шине 14, а.также входная информация с контрольными разрядами (при записи) по шине.23 контролируются в блоке 4, и сигнал контроля по шине 20 подается в формирователь б, где блокирует в 65 налов коррекции ошибок, выходная информационная шина 34 °

На фиг. 2 обозначены время задержки Т появления информации относительно переднего фронта импульса на шине lбi время задержки Т 1 импульса записи относительн переднего фронта импульса на шине 16; входная информация (шина 23) Ц „, информация на выходе элемента накопителя 0bblg у сигнал записи информации 10 (шина 22) VV E.

Блок 3 управления (фиг. 4-) содержит элементы И-ИЛИ-НЕ 35-37, элементы ИЛИ-НЕ 38 и 39, регистр 40 сдвига, триггер 41 процессора, триггер 42 регенерации, элементы (триггеры) 43-47 задержки, элемент

И-НЕ 48, элементы НЕ 49-52, элементы И-НЕ 53-55 и элементы И-ИЛИ-НЕ 5663 группы.

Формирователь 6 сигнала записи содержит (фиг. 5) элемент ИЛИ-HE 64 н

И-НЕ 65., Блок 4 контроля информации содер кит (фиг. 6) регистр 66 информации, регистр 67 контрольных кодов, коммутатор 68 информации, сумматор 69 контрольного кода, поразрядные сумматоры 70 и 71, дешифратор 72 номера корректируемого разряда, дешифратор 73 типа ошибки, включающий узел 74 контроля корректируемых oust-бок и узел 75 контроля некорректируемых ошибок, и узел 76 контроля по четности, включающий схему 77 отвертки контроля адреса и схему 78 свертки контроля записываемой инфор. мацки. ! случае ошибки сигнал по шине 22, если производится операция записи, Сигналы контроля адреса по записи (считыванию} и входной информации по записи выдаются в процессор по шине 20. Строб записи числа поступает в формироваТель 6 по шине 19 и формируется с.задержкой Т qg (фиг.3), При записи числа в память 1 для входной информации в блоке 4 на шч- не 31 вырабатываются разряды корректирующего кода. Пример реализации блока 4 (фиг. 5) дан для случая корректирующего кода, однако в случае необходимости схема контроля с корректирующим кодом может быть заменена схемой контроля по модулю с хранением контрольных разрядов в памяти 1 и последующим контролем по считыванию, так как метод контроля по считыванию может быть любым. Время, затрачиваемое на формирование контрольных разрядов, в данной реализации не вносит временной задержки в .выполнение операции записи (фиг. 3) .

При считывании информации по шине 32 из памяти 1 разряды числа и корректирующего кода записываются в регистр 66, управляемый сигналом из блока 3 по шине 18 и в блоке 4. В случае одиночной ошибки разряды числа корректируются. Поскольку в процессоре принят байтовый формат с контролем по четности, в блоке 4 происходит преобразование формата считываемой.информации с выдачей битов четности в процессор. Сигналы кор-, ректируемой,и некорректируемой oustбок выдаются в процессор по шине 33.

По окончании работы временной диаграмыя сигнал конца работы. памяти по шине 24 выдается в процессор.

Рассмотрим работу устройства по регенерации информации в отсутствие сигнала ПУСК по шине 15.

Сигнал, регенерации с выхода таймера 12 подается через интервал вре-мени, определяемый таймером 12, по шине 26 в блок 3 и запускает временную диаграмму регенерации, По шине 30 выдается сигнал прибавления 1 в счетчик 7. Под управлением нулево"

ro сигнала по шине 29 адрес регенерации из блока 2 по шине 27 предварительно подключается через коммутатор 5 к входам накопителя 1 ° Из блока 3 по шине 16 в память 1 выдаются управляющие сигналы. Сигнал выборки кристалла на шине 17 в течение работы по регенерации имеет единичный уровень.

Запуск временной диаграммы по сигналу ПУСК блокируется до окончания регенерации.

При возникновении сбоя адреса регенерации, который обнаруживается при помощи регистра 8, узла 9 и схемы 10 сравнения, перезапись теку1059560

)0 щего значения адреса регенерации иэ счетчика 7 в регистф 8 блокируется сигналом с выхода схемы 10 сравнения и происходит перезапись адреса из регистра 8 в счетчик 7 с прибавлением 1 к значению адреса в регистре 8.

Сигнал ошибки из схемы 10 сравнения выдается в процессор по шине 28.

B случае сбоя одного или рассогласования двух таймеров 11 и 12 сигнал из схемы 13 сравнения обнуляет 10 таймеры 11 и 12 и выдает запрос на регенерацию по шине 26 в блок 3.

Сигнал ошибки из схемы 13 сравнения по.шине 28 .поступает в процессор.

Одновременный запуск временных ди-)5 аграмм по пуску из процессора и регенерации исключается сдвигом импульсов синхронизации. Счетчик 7, таймеры 11 и 12 и блок 3 обнуляются сигналом по шине 25 из. процессора. ,Блок 3 работает следующим образом (фиг. 4).

В исходном состоянии выходы реги-. стра 40, триггеров 41, .43 и 45 находятся на уровне логической 1., а выходы триггеров 42, 44, 46 и 47.— логического 0 . При наличии сигнала ПУСК по шине 15 и отсутствии сигнала регенерации по шине 26 (и цикла регенерации) в регистре 40 запускается временная диаграмма (появляется сигнал уровня логического 0 на первом выходе регистра 40) .

Одновременно с выхода триггера 41 выдается сигнал уровня логического 0 длительностью 2 такта, означающий занятость памяти работой по пуску из процессора. На выходе элемента И-НЕ 53 образуется сигнал, который подается. на входы схем эле- 40 ментов И-ИЛИ"НЕ 56-63. Сигнал уровня логического 0 с выхода одного из них запускает память 1. Номер запускаемого выхода определяется значением трех старших разрядов ад- 45 реса, выдаваемых по шине 14. Сигнал на шине 17 .одновременно с сигналом на шине 16 выдается с выхода триггера 41. Разряды адресной информации из процессора подключаются сигналом 50 уровня логической 1 с выхода элемента И-НЕ 55 по шине 29 .через коммутатор 5 к памяти 1.

Сигнал записи по шине 22 не выдается, если узлами 75 и 76 (фиг.б) 55 обнаружена ошибка четности адреса и (или) информации. Согласно временной диаграмме работы памяти 1 этот сигнал выдается с задержкой Ту2 относительно переднего фронта сигнала

СЕ (фиг, 3). Сигнал конца работы па- мяти 1 выдается с задержкой с триггера 46.

При работе по регенерации сигналом с уровн я логического 0 по 65 шине 26 триггер 42 устанавливается в единичное состояние, так что, если память не занята, запускается временная диаграмма регенерации в блоке 3. При появлении сигнала уровня логической 1 на втором выходе регистра 40 и логического 0 на выходе элемента HE 50 на выходе триггера 41 устанавливается уровень логической 1 (фиг. 4). На выходе элемента И-HE 53 появляется строб необходимой длительности, который подаетcR на элементы И-ИЛИ-HE 56-63 одновременно с сигналом с выхода. триггера 41. Из блока 3 (фиг. 4) по шине 16 выдаются восемь сигналов, что приводит к регенерации выбранной строки памяти 1. С выхода элемента И-НЕ 55 выдается нулевой сигнал, который через шину 29 подключает выход счетчика 7 через коммутатор 5 к входу памяти 1. При этом сигнал на шине 17 имеет уровень логической 1 .

В схеме сумматора 69 (фнг. 6) для коррекции одиночных ошибок и обиаружения ошибок большей кратности используется код 3 из 7.

Одиночная ошибка в узле 74 (фиг ° 6) образуется, если хотя бы один разряд 7-разрядного корректирующего кода (для каждого полуслова) не равен 0 (при считывании) .

В случае одиночной ошибки три сигнала уровня логической 1 по шине 97 (фиг. 7) поступают на элементы НЕ 79-85. Затем сигнал уровня логической 1 с выхода элемента

И-НЕ 88 стробируется сигналом с выхода триггера 95 и сигнал корректируемой ошибки с выхода элемента

И-НЕ 86 поступает в шину 33 .

Сигнап некорректируемой ошибки вычисляется в узле 75, причем разряды корректирующего кода по шине 97 поступают на элементы 89;94 сложения (фиг. 7). Если на выходе элемента НЕ 87 появляется сигнал уровня логической 1 и хотя бы один из разрядов корректирующего кода не равен О, т.е. с выхода элемента И-HE 88 выдается сигнал уровня логической 1, то по сигналу триггера 95 с выхода схемы 96 сигнал некорректируемой ошибки поступает в ну

В дешифраторе 73 (фиг ° 7), содержащем узел 74 контроля корректируеммой и узел 75 некорректируемой ошибок для одного полуслова, узлы контроля для второго полуслова будут аналогичны.

Адресная информация в схеме 77 свертки (фиг, 6) контролируется по модулю два, как по записи, так и по считыванию из памяти l. Записываемая в память информация контролируется. в схеме 78 свертки.

1059560

Формирователь 6 (фиг. 5) работает следующим образом.

Если происходит запись информации и схемами 77 и 78 свертки ошибок четности не обнаружено, по шинам 19, 201 20 и 984 подаются сигналы уровня логического 0, по ши" не. 21 — сигнал уровня логической 1 (фиг.3) и в шину выдается сигнал с выхода элемента И-HE 65 (фиг. 5). Если происходит ошибка четности адреса и (или) информации., то на шине 20(и (или) 20 возникает сигнал уровня логической l, который блокирует сигнал записи на шине 22 и на выходе элемента И-НЕ 65 сохраняется уровень логической 1 (фнг. 2) °,Синхросигнал по шике 984 подается для формирования необходимой длительности сигнала на шине 22.

Таким образом, предлагаемое устройство позволяет эффективно реализовать защиту информации в накопителе динамической интегральной памяти от искажения в случае ошибки во .входной информации, адресе или коде операции, Кроме того, повышается быстродействие устройства по сравнению с прототипом, так как отсутствуют потери времени на генерацию контрольных битов ° Входной контроль и формн5 рование контрольных кодов накопителя (т.е. преобразование форматов данных в случае их различия в процессоре и накопителе) происходит во время срабатывания входных усилите10 лей и дешифраторов элементов накопителя, т.е. используется временная пауза (Т9 ) между пуском элемента памяти (СЕ) и выдачей кода операции записи, присущая элементам динамической памяти и составляющая 0,2-0,25 цикла работы элемента .(фиг. 3).

Предлагаемое устройство увеличивает скорость обращения к процессору, поскольку выдача устройством сигнала СЕ в накопитель производит- ся сразу же после получения сигнала ПУСК из процессора без ожидания результата входного контроля, осуществляемого схемой контроля информации.

10595бО

Адрес(игом Ф,l иЫ

fu иж ltd

СЕ

pruu f

1059560 !

ВНИИПИ Заказ 9841/52

Тираж 706 Подписное

Филиал ППП "Патент", г.Ужгород,ул.Проектная,4