Импульсный частотно-фазовый детектор

 

ИМПУЛЬСНЫЙ ЧАСТОТНО-ФАЗОВЫЙ ДЕТЕКТОР, содержащий дваD -триггера и интегратор, входы которого соединены соответственно с прямым выходом первого)-триггера и инверсным выходом бторого) -триггера, а выход является выходом импульсного частотно-фазового детектора, при этом входы синхронизации каждого D-триггера соединены с входом установки в О другого) -триггера, а инверсный выход каждогоD -триггера соединен с информационным)-входом другогоВ -триггера, о т л и ч а ющ и и с я тем, что, с целью повышения быстродействия детектора путем уменьшения времени установления выходного напряжения, в него введены два канала обработки сигналов , каждый из которых содержит первый и второй элементы И, блок задержки , элемент ИЛИ и третий и четвертый D -триггеры, причем в каждом канале обработки сигналов вход синхронизации третьего -триггера соединен с входом синхронизации четвертогоС -триггера, через первый элемент И - с первым входом элемента ИЛИ, а через блок задержки - с первым входом второго элемента И, второй вход которого соединен с инверсным выходом четвертого) -тригге ра, а выход - с вторым входом элемента ИЛИ, второй вход первого элемента И соединен с прямым выходом третьегоС -триггера,) -вход четвертогоD-триггера соединен с источником логической , а 5 -вход четвертого)-триггера соединен с О при источником логического этом .вход синхронизации третьего D-триггера каждого канала обработки сигналов соединен с входом уста (Л третьего) -триггера О новки в другого канала обработки сигналов и с источиком измеряемых сигналов, инверсные выходы третьих)-тригге ров каждого канала обработки сигналов соединены с) -входами третьих D-триггеров другого канала обработки сигналов, входы синхронизации четвертых D -триггеров каждого канала обработки сигналов соединены с входами установки в О четвертых ел D-триггеров другого канала обработки со сигналов, а выходы элементов ИЛИ каналов обработки сигналов соединены с входами синхронизации пе рвого и о: второгоБ -триггеров соответственно. ю

„„SU„„5g 662 A

COOS СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

3Ш Н 03 О 13/00.- Í 03 Ь

ГОСУДАРСТВЕННЫЙ МОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA

ОПИСАНИЕ ИЗОБРЕТЕНИЙ:..: - . "(Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 3483051/18-09 (22) 17.08.82 (46) 07.12.83. Бюл. Р 45 (72) A.Г.Сорочан и С.А.наронов (53) 621,376.6(088.8) (56) 1. Авторское свидетельство СССР по заявке Ф 2990818/18-09, кл. Н 03 D 13/00, Н 03 L 7/00, 08.10.80 (прототип). .(54)(57) ИИПУЛЬСНЫИ ЧАСТОТНО-ФАЗОВЫИ

ДЕТЕКТОР, содержащий два Э -триггера и интегратор, входы которого соединены соответственно с прямым выходом первого 2 -триггера и инверсным вЫходом второгоЗ -триггера, а выход является выходом импульсного частотно-фазового детектора, при этом входы синхронизации каждого

В-триггера соединены с входом установки в 0 другого1) -триггера, а инверсный выход каждогоЭ -триггера соединен с информационным|) -входом другогоР -триггера, о т л и ч а юшийся тем, что, с целью повышения быстродействия детектора путем уменьшения времени установления выходного напряжения, в него введены два канала обработки сигналов, каждый из которых содержит первый и второй элементы И, блок задержки, элемент ИЛИ и третий и четвертый Э -триггеры, причем в каждом канале обработки сигналов вход синхронизации третьегоD -триггера соединен с входом синхронизации четвертого)3 -триггера, через первый элемент И вЂ” с первым входом элемента ИЛИ, а через блок задержки — с первым входом второго элемента И, второй вход которого соединен с инверсным выходом четвертогоО -триггера, а выход - с вторым входом элемента ИЛИ, второй вход первого элемента И соединен с прямым выходом третьегоП -триггера,D -вход четвертого Э -триггера соединен с источником логической 1, а5 -вход четвертого1З -триггера соединен с источником логического 0, при этом .вход синхронизации третьего

D-триггера каждого канала обработ- g ки сигналов соединен с входом установки в 0 третьего 13 -триггера другого канала обработки сигналов и с источиком измеряемых сигналов, инверсные выходы третьихЭ -триггеров каждого канала обработки сигна- д лов соединены cD -входами третьих

Э-триггеров другого канала обработки сигналов, входы синхронизации четвертых D --триггеров каждого канала обработки сигналов соединены с вхо- (, дами установки в 0 четвертых

D-триггеров другого канала обработки иГ™ сигналов, а выходы элементов ИЛИ ка- {© налов обработки сигналов соединены с входами синхронизации первого и второго2 -триггеров соответственно. ф

1059662

i65

Изобретение относится к радиотехнике н может использоваться в радиотехнических устройствах различного назначения, в частности в синтезаторах частот.

Наиболее близким к предлагаемому по технической сущности является импульсный частотно-фазовый детектор, содержащий дваР -триггера и интегратор, входы которого соединены соответственно с прямым выходом первого2 -триггера и инверсным выходом второго D --триггера, а выход является выходом импульсного частотно-фазового детектора, при этом входы синхронизации каждого D -триггера соединены с входом установки в 0 другогоП -триггера, а инверсный выход каждого Р-триггера соединен с информационным O -входом другого|) -триггера jlj ., Однако известный импульсный частотно-фазовый детектор из-за длительного времени установления выходного напряжения имеет недостаточное быстродействие.

Цель изобретения — повышение .быстродействия путем уменьшения времени установления выходного напряжения.

Для достижения цели в импульсный частотно-фазовый детектор, содержащий два D -триггера и интегратор, входы которого соединены соответственно с прямым выходом первого

D-триггера и инверсным выходом второго 1) -триггера, а выход является выходом импульсного частотно-фазоаого детектора, при этом входы синхронизации каждого2 -триггера соеди" нены с входом установки в 0 дру.roroD -триггера, а инверсный выход каждогоЭ -триггера соединен с информационным)) -входом другого 3 -триг,гера, введены два канала обработки сигналов, каждый из которых содержит первый и второй элементы И, блок задержки, элемент ИЛИ и третий и четвертый2 -триггеры, причем в каждом канале обработки сигналов вход синхронизации третьегоЭ -триггера соединен с входом синхронизации четвертого2 -триггера, через первый элемент И вЂ” с первым входом элемента ИЛИ, а через блок задержки — с первым входом второго элемента И, второй вход которого соединен с инверсным выходом четвертоro2 -триггера, а выход — с вторым входом элемента ИЛИ, второй вход первого элемента И соединен с прямым выходом третьегоп -триггера,р -вход четвертого3 -триггера соединен с источникой логической l а

5-вход четвертогоЭ -триггера соеди нен с источником логического 0, при этом вход синхронизации третье zo D -триггера каждого канала обработ кн сигналов соединен с входом установки в 0 третьегоТ) -триггера другого канала обработки сигна-. лов и с источником измеряеьых сиг налов, инверсные выходы третьих

D-триггеров каждого канала обработки сигналов соединены cD -входами третьих..1) -триггеров другого канала обработки сигналов, входы синхронизации четвертых D -триггеров каждого канала обработки сигналов соединены с входами установки в 0 четвертыхЗ -триггеров другого канала обработки сигналов, а выходы элементов ИЛИ каналов обработки сигна-!

5 лов соединены с входами синхронизации.первого и вторсго 1) -триггеров соответственно.

На чертеже приведена электрическая структурная схема. импульсного частотно-фазового детектора (ИЧФД).

Импульсный частотно-фазовый детектор содержит первый и второй 0-триггеры 1 и 2, интегратор 3, содержащий . два ключа на транзисторах, генераторы стабильного тока н конденсатор {не показаны), первые и вторые элементы И4, 5 и Й6, 7, элементы

ИЛИ 8 и 9, третьи и четвертые Э -триг. геры 10, 11 и 12, 13., блоки 14 и 15 задержки, источник 16 логической

1 l1 t t

Импульсный частотно-фазовый детектор работает следующим образом.

В Э -триггерах входы синхронизации и установки 0 срабатывают по переднему .фронту (1-) импульса.

Будем считать исходным состояние

1)-триггеров, когда напряжение на прямых выходах соответствует логическому 0, соответственно на ин40 версных — логической 1 .

В случае F„> F« где F - частота входных импульсов, ( поступающих на вход синхрониэацииЗ -триггера 10;

45 F> — частота входных импульсов, поступающих на вход синхронизации D -триггера 11.

Первый импульс 0F, поступающий на входы синхронизации D --триггеров10 и 12 и входы установки в 0

1)-триггеров 11 и 13, устанавливает на прямом выходе|) -триггеров 10 и 12 нагряжение логической 1, на инверсных - логического 0, так как в момент прихода импульса на информационном входе (D-входе)Э— триггеров 10 и 12 было напряжение логической 1 . Р -входЭ -триггера 10 .соединен с инверсным выходом

D"òðèããåðà ll, на котором в исходном состоянии логическая 1

Я-вход)) -триггера 12 соединен с источником 16Д) -триггеры ll и 13 остаются а исходном состоянии.

Одновременно первый импульс по,ступает на входы элементов И 4 и 6.

1059662

Установившееся состояние 2 -триггера 10 разрешает прохождение первого импульса на выход элемента И 4, далее через элемент HJIH 8 поступает ,на вход синхроннзацккР -триггера 1 и вход установки в 0 0 -триггера

12 и устанавливает на прямом выходеЭ -триггера 11 напряжение логической 1,. поскольку в момент прихода .импульса на информационном входе (О-входе) Ю -триггера 1, соединенном с инверсным выходом2 -триггера 2, было напряжение логической 1,.3 -триггер 2 остается. в исходном состоянии.

Установившийся логический,0 15 на инверсном выходе Э -триггера 12 запрещает прохождение входного импульса через элемент И 6.

В таком состоянии sceD:-тригге-. ры остаются и при дальнейшем поступ- 70 ленин импульсов (UF,) на вход синхронизации 2 -триггера 10,. которое через элементы И 4 и ИЛИ 8 поступает на вход синхронизации D --триггера

1 и вход установки в 0 ц -триггера 2.Налряжение логической 1 .с . прямого -выходаР -триггера 1 поступает на вход (+). интегратора 3, что обеспечивает заряд емкости интегратора от генератора стабильного тока.

Импульс Ор., поступающий на вход синхронизации П-триггеров ll и 13 и входы установки в 0 D -триггеров 10 и 12, не изменяет исход-.. ного состоянияD -триггеров .11, так как в момент прихода импульса на его информационном входе (D-входе), . соединенном с инверсным выходом ..

D-триггера 10, было напряжение ло- 40 гического 0, на прямом выходе 9 -триггера 13 устанавливается логическая 1 ™, поскольку íà его

Q-вход подана логическая 1, D-триггеры 10 и 12 по приходу импуль-45 са Ор на их вход установки в 0 переходят в исходное состояние.

Установившееся состояние3 -триггеров 11 и 13 запрещает прохождение импульса UF2 через элементы

Х 5 и 7. Тем. самым В -триггеры 1 и 2остаются в прежнем состоянии, которое обеспечивает дальнейший заряд емкости интегратора 3 от генератора стабильного тока. С инверсного выходаD -триггера 2 на вход (-) ин.«тегратора 3 поступает напряжение логической 1, которое обеспечивает разомкнутое состояние ключа интегратора 3. 60

Таким образом, при наличии час тотного расхождения входных сигналов Ц, Uy на прямом выходец -триггера 1 устанавливается напряжение

1 логической 1, которое вызывает линейное нарастание выходного напряжения интегратора 3.1) -триггер 2 находится в исходном состоянии..

В случае F,ñ F и ввиду полной симметрии схеьы по отношению к входным сигналам Uc+ и О на инверсном выходе D --трйггера 2 по приходу первого импульса UF> устанавливается напряжение логического 0, которое замыкает ключ интегратора 3 и вызывает линейный спад выходного напряжения интегратора 3, при этом

D-триггер 1 остается в исходном состоянии. Напряжение логического 0 с прямого выхода2 -триггера l .. обеспечивает разомкнутое состояние ключа в интеграторе 3.

В случае (р, ъ где су - фаза, характеризующая ко 1 следовательность импульсов,. поступающих на вход синхронкзацик3 -триггера 10;

- фаза, характеризующая

2 последовательность импульсов, поступающих на вход синхронизации Д -триггера 11. . Первый импульс (Ц ), поступаю1 щий на входы скнхронизацки2 -триггеров 11 и 13 и входы установки в 0 1) -триггеров 10 к 12, устанавливает на прямом выходе2 -.триггеров 11 и 13 напряжение логической 1, на инверсных — .логического 0 ., поскольку в момент прихода импульса на2 -вхофахВ -триггеров Il к 13 было напряжение логической 1 . D -вход 3 -триггера 11. соединен с инверсным выходом0 -Tpsrrepa 10, на котором в исходном состоянии логическая 1, D -вход

9-триггера 13 подключен к источнику логической 1,I) -триггеры ll и 12 остаются в исходном .состоянии.

Одновременно с этим первый им-. пульс поступает на входЫ элементов

И 5 и 7. Установившееся состояние

t)-триггера 11 разрешает прохожде- . ние первого импульса ыа вхед элемен.та И 5, далее через элемент ИЛИ 9 поступает на вход синхронизации

3-триггера 2 и вход установки в 0 Q -триггера 1 и устанавливает на прямом выходец -триггера 2 напряжение логической 1, так как в момент прихода импульса наЭ -входе

1)-триггера 2, соединенном с инверсным выходом D -триггера 1, было напряжение логической ™ 1,Х) -триггер 1 остается в исходном состоя- нии.

Установившийся логический 0

1 на инверсном выходец -триггера 13 запрещает прохождение входного импульса через элемент И 7..

Напряжение логического 0 с инверсного выхода Р -триггера 2 посту1 059662

40 пает на вход (-) интегратора 3, эаьыкает его ключ, что обеспечивает разряд емкости интегратора 3 через генератор стабильного тока.

Следующим приходит импульс (UF ) на входы синхронизация 1)-триггеров

10 и 12 и входы установки в 0

D-триггеров 11. и 13.9 -триггер 10 не изменяет своего исходного состояния, так как в момент прихода импульса наЭ -входеЭ -триггера 10, 10 соединенном с инверсным выходом

9-триггера 11, было напряжение логического 0 .

На прямом выходе Р -триггера 12 с приходом импульса Ug устанавлива- 35 ется логическая 1, поскольку на его 2 -вход подан потенциал логической 1 .

2 -триггеры 11 и 13 переходят в исходйбе состояние. 20

Установившееся состояние D -триггеров 10 и 12 запрещает прохождение импульсов (UF,) через элементы ф 4 и 6. Тем самым2 -триггеры 1 и 2 остаются в прежнем состоянии, которое 25 обеспечивает дальнейший разряд интегратора 3 через генератор стабильного тока, так. как с прямого выхода

Q-триггера 1 на вход (+) интегратора 3 поступает напряжение логического 0, которое обеспечивает ра- зомкнутое состояние ключа интегратора 3.

Таким образом, при наличии фазового расхождения входных сигналов

О, и 0 )3 -триггер 1 находится в исходном состоянии, на инверсном выходе D --триггера 2 устанавливается напряжение логического 0, которое вызывает линейный спад выход.ного напряжения интегратора 3.

В случае Щ„ ((PF и ввиду полной симметрии схемы по отношению к вход. ным сигналам 0, и 0 на прямом выходе Ц -триггера 1 по приходу первого импульса 0, устанавливается 45 напряжение логической 1, которое замыкает ключ интегратора 3 и вызывает линейное нарастание выходного напряжения интегратора 3, при этому -три-.ãåð 2 остается в исход- 50 ном состоянии. Напряжение логической 1 с инверсного выхода

g-триггера 2 обеспечивает разомкнутое состояние ключа в интеграторе 3.

Временному совпадению входных импульсов UF< и (), которые поступают на входй синхронизации и установки в 0 D -триггеров 10, 12, 11 и 13, одновременно соответствует случай Я, =Ц . При этом 1) -триггеры 10, 12, 11 и 13 остаются в исходном состоянии (на прямых выходах логический 0 ., на инверсных логическая 1 ), так как входы установки в 0 являются независимыми от информационных входов (D-входов).

Установившиеся логические 0 на прямых выходах П -триггеров 10 и 11 запрещают прохождение входных импульсов (UF„ax ö ) через элементы И 4 и 5.

Установившиеся логические 1 . на инверсных выходах Д-триггеров 12 и 13 разрешают прохождение входных импульсов (()р и ()p ) через элементы И 6 и 7, которые далее через элементы ИЛИ 8 и 9 поступают на входы синхронизации и установки в 0 3 -триггеров 1 и 2, одновременно g -триггеры 1 и " "Устанавливаются в исходное состояние, при котором на вход (+) инте-"ратора 3 поступает логический 0, на вход (-) л гическая 1, что обеспечивает разомкнутое состояние ключей интегратора 3. Интегратор 3 запоминает напряжение, накопленное на конденсаторе. Такой режим работы ИЧФД в кольце автоподстройки частоты соответствует синхронизму.

Элементы 17-20 образуют блоки 14

g 15 задержки и обеспечивают задержку входных импульсов UF u UF на величину времени задержки 1)-триггеров 12 и 13 для обеспечения одновременного прихода передних фронтов входных импульсов IJF u UF и пе2 реднего фронта сформированных логических 1 на инверсных выходах

5-триггеров 12 и 13 °

Применение предлагаемого ИЧФД позволит значительно сократить количество комплектующих изделий, тем самым подавление частоты сравнейия в выходном напряжении составит более 100 дБ.

1059662

Сс ставитель И.Грабилин

Редактор С.Юско Техред В,далекорей Корректор И.Эрцейи а Jt

Заказ 9856/57 Тираи 936 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1l3035, Москва, Ж-35, Раумская наб., д. 4/5

Филиал ППП Патент, r. Уигород, ул. Проектная, 4