Адресный усилитель
АДРЕСНЫЙ УСИЛИТЕЛЬ, содержащий ключевые транзисторы, истоки которых подключены к одной шине питания , сток первого ключевого транзистора подключен к истоку первого нагрузочного транзистора, к затвору второго ключевого транзистора и к истоку адресного транзистора, сток второго ключевого транзистора подключен к истоку второго нагрузочного транзистора и к затвору первого ключевого транзистора, разрядные транзисторы, истоки которых подключены к одной шине питания, затворы первого и второго разрядных транзисторов подключены к затворам соответствующих ключевых транзисторов,сток первого разрядного транзистора подключен к затвору первого нагрузочного транзистора, к истоку первого предзарядногр транзистора и к затвору первого повторяющего транзистора, сток второго разрядного транзистора подключен к затвору второго нагрузочного транзистора , к истоку второго предзарядного транзистора и к затвору второго повторяющего транзистора, затвор первого предзарядного транзистора подключен к затвору второго предзарядного транзистора и является первым тактовым входом усилителя , сток первого повторяющего Tpaj зистора подключен к стоку второго пoвтqpяющeгo транзистора и является вторым тактовым входом усилителя , сток первого нагрузочного транзистора подключен к стоку второго нагрузочного транзистора и является третьим тактовым входом усилителя , стоки первого и второго нагрузочного транзисторов подключены к другой шине питания, затвор адресного транзистора является первым управляющим входом усилителя, о тличающийся тем, что, с целью повышения быстродействия усилителя , он содержит третий, четвертый, пятый,шестой седьмой и восьмой раз (Л рядные транзисторы,первый и второй зарядные транзисторы,третий и четвер тый предзарядные транзисторы и конденсаторы , первый из которых включен между стоком и затвором первого разрядного транзистора и одной шиной питания, второй конденсатор включен .между затвором третьего разрядного транзистора и стоком четвертого разрядного транзистора, третий конденсатор включен между затвором пятого разрядного транзистора и стоком шестого разрядного транзистора, сток третьего разрядного транзистора подключен к истоку первого повторяющего транзистора и к затворам четвертого, пятого и седьмого разрядных транзисторов, сток пятого разрядного транзистора подключен к истоку второго повторяющего транзистора и к затворам третьего, шестого и восьмого разрядных транзисторов , истоки третьего, четвертого, пятого, шестого, седьмого и восьмого разрядных транзисторов подключены к одной шине питания, сток четвертого разрядного транзистора под .ключен к затвору первого зарядного транзистора и к стоку третьего
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (19) (11) 3(Я) С 11 С 8/00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н ABTOPCHOIVIV СВИДЕТЕЛЬСТВ,Ф
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3437683/18-24 (22) 13 ° 05.82 (46) 23.12.83. Бюл. Р 47 (72) В.С. Кугаро (71) Государственное союзное конструкторско-технологическое бюро по .проектированию счетных машин (53) 681.327.6(088.8) (56) 1. Патент США Р 4146862, кл. G 11 С 8/00, опублик. 1979.
2. Уилсон Д. Микромощное быстродействующее ПЗУ емкостью 64К. Электроника, 1978, 9 7, с.32-37 (прототип). (54)(57) АДРЕСНЫЙ УСИЛИТЕЛЬ, содержащий ключевые транзисторы, истоки которых подключены к одной шине питания, сток первого ключевого транзистора подключен к истоку первого нагрузочного транзистора, к затвору второго ключевого транзистора и к истоку адресного транзистора, сток второго ключевого транзистора подклюЧен к истоку второго нагрузочного транзистора и к затвору первого ключевого транзистора, разрядные транзисторы, истоки которых подключены к одной шине питания, затворы первого и второго разрядных транзисторов подключены к затворам соответствующих ключевых транзисторов,сток первого разрядного транзистора подключен к затвору первого нагрузочного транзистора, к истоку первого предзарядного транзистора и к затвору первого повторяющего транзистора, сток второго разрядного транзистора подключен к затвору второго нагрузочного транзистора, к истоку второго предзарядного транзистора и к затвору второго повторяющего транзистора, затвор первого предзарядного транзистора подключен к затвору второго предзарядного транзистора и является первым тактовым входом усилителя, сток первого повторяющего транзистора подключен к стоку второго повторяющего транзистора и является вторым тактовым входом усилителя, сток первого нагрузочного транзистора подключен к стоку второго нагруэочного транзистора и является третьим тактовым входом усилителя, стоки первого и второго нагрузочного транзисторов подключены к другой шине питания, затвор адресного транзистора является первым управляющим входом усилителя, о тл и ч а ю шийся тем, что, с целью повышения быстродействия усилителя, он содержит третий, четвертый, пятый, шестой седьмой и восьмой разрядные транзисторы, первый и второй зарядные транзисторы, третий и четвер тый предзарядные транзисторы и конденсаторы,первый иэ которых включен между стоком и затвором первого раз рядного транзистора и одной шиной питания, второй конденсатор включен ,между затвором третьего разрядного транзистора и стоком четвертого разрядного транзистора, третий конденсатор включен между затвором пятого разрядного транзистора и стоком шестого разрядного транзистора, сток третьего разрядного транзистора подключен к истоку первого повторяющего транзистора и к затворам четвертого, пятого и седьмого разрядных транзисторов, сток пятого разрядного транзистора подключен к истоку второго повторяющего транзистора и к затворам третьего, шестого и восьмого разрядных транзисторов, истоки третьего, четвертого, пятого, шестого, седьмого и восьмого разрядных транзисторов подключены к одной шине питания, сток четвертого разрядного транзистора под,ключен к затвору первого зарядного транзистора и к стоку третьего
1062786 предзарядного транзистора, затвор которого подключен к затвору первого предзарядного транзистора, сток шестого разрядного транзистора подключен к затвору второго зарядного транзистора и истоку четвертого предэарядного транзистора, затвор которого подключен к затвору второго предзарядного транзистора, исток первого зарядного транзистора подклю. чен к стоку седьмого зарядного транИзобретение относится к микроэлектронике и может быть использовано в микросхемах памяти на МДП транзисторах.
В интегральных схемах памяти на 5
МДП транзисторах в качестве адрес ных буферов, служащих для согласо вания входов схемы памяти с ТТЛ схемами, приема адреса и формирования прямых и инверсных адресных сигна- 19 лов, обычно используются простые ста тические схемы, в которых формирование адресных сигналов осуществляется при помощи инверторов, бутстрепных каскадов и парафаэных каскадов. Использование статических схем приводит к высокому потреблению мощности при сравнительно низком быстродействии схем адресных буферов.
Известны устройства, в которых с целью увеличения быстродействия и уменьшения потребляемой мощности, считывание адресной информации стали осуществлять при помощи дифферен25 циальных усилителей, а формирование прямых и инверсных адресных сигналов - при помощи динамических повторителей, подключенных к каждому из плеч усилителей (1) .
Использование дифференциальных усилителей позволяет с высокой скоростью формировать на затворах транзисторов повторителей прямой и инверсный адресные сигналы, а использование повторителей позволяет беэ 35 потерь мощности в .адресном буфере установить информацию на адресных шинах.
Недостатком данных устройств яв- 4р ляется низкое быстродействие.
Наиболее близким техническим решением к изобретению является адресный усилитель, содержащий два ключевых транзистора, стоки каждого иэ 45 которых подключены к истоку соответствующего нагрузочного транзистора
У зистора и является одним выходом усилителя, исток второго зарядного транзистора подключен к стоку восьмого зарядного транзистора и явля;ется другим выходом усилителя, стоки первого и второго зарядных транзисторов, третьего и четвертого предэарядных транзисторов подключены к другой шине питания, сток адресного транзистора подключен к стоку первого нагруэочного транзистора. и к затвору другого ключевого транзистора. Затвор каждого из нагрузочных транзисторов объединен с затвором соответствующего выходного повто-. ряющего транзистора и подключен к истоку соответствующего предзаряжающего транзистора P) .
Благодаря минимальной емкостной нагрузке плеч дифференциального усилителя обеспечивается высокая чувствительность схемы, а нагрузочные транзисторы одновременно выполняют роль динамических повторителей (ДП), что обеспечивает высокую скорость заряда плеча.
Однако в известном усилителе схемы адресных буферов, в которых использованы ДП для формирования адресных сигналов, обладают меньшим быстродействием по сравнению со схемами, использующими принцип предзаряда. Вследствие того, что суммарная емкость адресных шин, заряжаемая генератором тактовых импульсов, достигает величины 40-50 пФ при емкости адресной шины, равной 4-5 пФ, длительность фронта импульса при заряде адресных шин может в 2-3 раза превысить длительность фронта разряда суммарной емкости адресных шин.
При использовании дифференциального повторителя шина прямого или инверсного адресного сигнала,не меняющая свой потенциал при активации адресного буфера,оказывается отключенной от остальной части схемы. При этом, вследствие значительной емкостной связи между адресными шинами„ расположенными на кристалле с максимальной плотностью, изменение потенциала части адресных шин передается с некоторым коэффициентом передачи на адресные шины, отключенные от остальной части схемы. Изменение потенциала адресных шин, вызванное емкостной связью между шинами, может привести к сбою в работе дешиф106278б ратора адреса, управляемого адресными сигналами.
Адресные транзисторы, включенные между плечом усилителя и общей шиной источника питания, в случае низких пороговых напряжений могут, при адресном сигнале, равном логическому нулю, быть открыты и обладать значительной проводимостью, что приводит к уменьшению чувствительности и по- 10 мехоустойчивости дифференциального усилителя и к пониженному потенциалу логической единицы в одном из плеч усилителя.
Кроме того, использование источника опорного напряжения, смещающего один из входов дифференциального усилителя, усложняет схему адресного буфера и для случая низких пороговых напряжений ограничивает возможность использования входных транзисторов с высокой проводимостью вследствие значительного снижения уровня логической единицы в плече усилителя.
Цель изобретения — повышение быстродействия адресного усилителя.
Цель достигается тем, что,в адресный усилитель, содержащий ключевые транзисторы, истоки которых подключены к одной шине питания, сток первого ключевого транзистора подключен к истоку первого нагрузочного транзистора, к затвору второго ключевого транзистора и к истоку адресного транзистора, сток второ- З5 го ключевого транзистора подключен к истоку второго нагрузочного транзистора и к затвору первого ключевого транзистора, разрядные транзисторы, истоки которых подключены к 40 одной шине питания, затворы первого и второго разрядных транзисторов подключены к затворам соответствующих ключевых транзисторов, сток первого Разрядного транзистора под- 45 ключен к затвору первого нагруэочного транзистора, к истоку первого предэарядного транзистора и к затвору первого повторяющего транзистора, сток второго разрядного транзистора
50 подключен к затвору второго нагрузочного транзистора, к истоку второго предзарядного транзистора и к затвору второго повторяющего транзистора, затвор первого предзарядного транзистора подключен к затвору второго предэарядного транзистора и является первым тактовым входом усилителя, сток первого повторяющего транзистора подключен к стоку второго повторяющего транзистора и является вторым тактовым входом усилителя, сток первого нагруэочного транзистора подключен к стоку второго нагрузочного транзистора и является третьим тактовым входом усилителя, стоки первого и второго нагрузочного транзисторов подключены к другой шине питания, затвор адресного транзистора является первым управляющим входом усилителя, дополнительно введены третий, чет вертый, пятый, шестой, седьмой и
/ восьмой разрядные транзисторы, первый и второй зарядные транзисторы, третий и четвертый предзарядные транзисторы и конденсаторы, первый иэ которых включен между стоком и затвором первого разрядного транзистора и одной шиной питания, второй конденсатор включен между затвором третьего разрядного транзистора и стоком четвертого разрядного транзистора, третий конденсатор включен между затвором пятого разрядного транзистора и стоком шестого разрядного транзистора, сток третьего разрядного транзистора подключен к истоку первого повторяющего транзистора и к затворам четвертого, пятого и седьмого разрядных транзисторов, сток пятого разрядного транзистора подключен к истоку второго повторяющего транзистора и к затворам третьего, шестого и восьмого разрядных транзисторов, истоки третьего, четвертого, пятого, шестого, седьмого и восьмого разрядных транзисторов подключены к одной шине питания, сток четвертого разрядного транзистора подключен к затвору первого зарядного транзистора и к истоку третьего предзарядного транзистора, затвор которого подключен к затвору первого предэарядного транзистора, сток шестого разрядного транзистора подключен к затвору второго зарядного транзистора и истоку четвертого предзарядного транзистора, затвор которого подключен к затвору второго предзарядного транзистора, исток первого зарядного транзистора подключен к стоку седьмого зарядного транзистора и является одним выходом усилителя, исток второго зарядного транзистора подключен к стоку восьмого зарядного транзистора и является другим выходом усилителя, стоки первого и второго зарядных транзисторов, третьего и четвертого предзарядных транзисторов подключены к другой шине питания, сток адресного транзистора подключен к стоку первого нагрузочного транзистора.
На фиг. 1 представлена схема предложенного адресного усилителя; на фиг. 2 — временная диаграмма его работы.
Адресный усилитель содержит адресный транзистор 1, конденсатор 2 (балансный), зарядные транзИсторы 3
1062786
35 и -4; предзарядные транзисторы 5 и 6, конденсаторы 7 и 8 (передающие), разрядные транзисторы 9-14, истоки
15 и 16 повторяющих транзисторов, истоки 17 и 18 предэарядных транзис-. торов 5 и 6, шины 19 и 20 питания, 5 выход 21 усилителя (инверсный), выход 22 усилителя (прямой), такто-. вый вход 23 (импульса подзаряда), тактовый вход 24 (импульса питания дифференциального усилителя), так10 товый вход 25 (импульса питания динамических повторителей), адресный вход 26, нагрузочные транзисторы 27 и 28, ключевые транзисторы 29 и 30,. предэарядные транзисторы 31 и 32, разрядные транзисторы 33 и 34, повторяющие транзисторы 35 и 36, истоки 37 и 38 нагрузочных транзисторов 27 и 28 и затворы 39 и 40 нагрузочных транзисторов 27 и 28. 20
В течение периода ожидания (высокий уровень сигнала Выбор кристалла, управляющего активизацией схемы памяти) на входе 23 импульса предзаряда поддерживается потенци- 25 ал логической единицы, что обеспечивает предзаряд истоков 17 и 18 и затворов 39 и 40 через транзисторы
5 и 6 и транзисторы 31 и 32. В свою очередь, зарядные транзисторы 3 и 4, 30 затворы которых предзаряжены, обеспечивают предэаряд выходов 21 и 22 инверсного и прямого адресных сигналов. На входах 24 и 25 тактового питания поддерживается потенциал логического нуля. При этом на истоках 37 и 38 первого и второго нагрузочных транзисторов дифференциального усилителя и на истоках
15 и 16 обеспечивается потенциал логического нуля.
При обращении к схеме памяти на адресном входе 26 устанавливается адресная информация, сигнал Выбор кристалла принимает значение логического нуля, переводя схему па- 45 мяти в активное состояние. Генератор тактовых импульсов, расположенный на кристалле схемы памяти, формирует последовательность импульсов, управляющих работой всей схемы. На 50 входе 23 импульса предзаряда появляется потенциал логического нуля и предзарядные транзисторы 5, 6 и 31, 32 отключаются от предзаряженных ими шин. 55
При появлении на входа 24 тактового питания усилителя положительного фронта импульса через открытые нагрузочные транзисторы 27 и 28 начинается процесс заряда плеч уси — 60 лителя.
При этом в случае высокого уровня потенциала на адресном входе 26 (при согласовании входов схемы памяти с
ТТЛ схемами, минимальный уровень ло- 65 гической единицы равен 2,4 В) чер адресный транзистор 1 протекает ток, что приводит к разбалансу усилителя, так как суммарная проводимость нагрузочного транзистора 27 и адресного транзистора 1 оказывается выше проводимости нагруэочного транзистора 28, а, значит, скорость рос та потенциала на истоке 37 будет выше, чем на истоке 38. После того, как потенциал на истоке 37 превысит пороговое напряжение транзистора, открывается ключевой транзистор 30, препятствующий росту потенциала на исток 38. Одновременно с этим начинает разряжаться затвор 40 нагрузочного транзистора 28 через разрядный транзистор 34, и транзистор
28 запирается. Дальнейший рост потенциала на затворе 39 приводит к окончательному установлению потенциалов во всех точках усилителя. На положительном фронте импульса, поступающего с небольшой задержкой относительно импульса 24, который появляется на входе 25 тактового питания повторителей, начинается заряд истока 15 через открытый транзистор
35. Транзистор 36, затвор которого разряжен при помощи разрядного транзистора 34, закрыт, и заряда истока
16 не происходит. Рост потенциала на истоке 15 приводит к отпиранию разрядного транзистора 11, разряжающего выход 21 инверсного адресного сигнала, к отпиранию разрядного транзистора 10, разряжающего затвор зарядного транзистора 3, и к отпиранию разрядного транзистора 12, который препятствует возможному росту потенциала на истоке 16. Изменение потенциала на истоке 15 передается при помощи передающего конденсатора 8 на исток 18 с коэффициентом передачи
К СЗ
С8 + С16 где С вЂ” емкость передающего кон8 денсатора 8;
С вЂ” паразитная емкость исто18 ка 18.
Суммарный потенциал на истоке 18 может превысить, при достаточно высоком значении коэффициента передачи, напряжение источника питания.
При этом зарядный транзистор 4 открывается и дополнительно заряжает выход 22 прямого адресного сигнала, предотвращая уменьшение потенциала на выходе 22 за счет емкостной связи с раэряжающимся выходом 21 инверсного адресного сигнала и другими разряжающимися адресными шинами и за счет возможного паразитного всплеска потенциала на истоке 16 в случае появления положительного
1062786 фронта импульса на входе 25 тактового питания в момент неполного разряда затвора транзистора 36.
Для случая низкого потенциала на адресной шине 26 (при согласовании входов схемы памяти с ТТЛ схемами максимальный уровень логического нуля равен 0,8 В) суммарная проводимость нагрузочного транзистора 27 и адресного транзистора 1 (он заперт или же открыт небольшим потенциалом) !
О меньше проводимости нагрузочного транзистора 28 благодаря небольшой разнице в ширине каналов транзисторов 27 и 28.
Скорость роста потенциала на истоке 38 будет выше, чем на истоке
37 и, после того как потенциал на истоке 38 превысит пороговое напряжение, открывается ключевой транзистор 29, препятствующий росту потен- 20 циала на истоке 37 и открывается разрядный транзистор 33, разряжая затвор 39 нагрузочного транзистора
27. Нагрузочный транзистор 27 запирается и на истоке 37 устанавлива- 75 ется потенциал логического нуля, в то время как на истоке 38 и затворе
40 растет потенциал на протяжении всей длительности фронта импульса на входе 24. 30
Появление положительного фронта импульса на тактовом входе 25 приводит к заряду истока 16 через открытый транзистор 36. Открытые разядные транзисторы 13 и 14 обеспеивают разряд затвора зарядного тран зистора 4 и разряд выхода 22 соответственно. Изменение потенциала на истоке 16 передается через передающий конденсатор 7 на исток 17, по- 40 вышая его потенциал до необходимого уровня. Зарядный транзистор 3 открывается и дополнительно заряжает выход 21.
Для.правильной работы усилителя оба его плеча должны иметь одинаковую емкостную нагрузку, так что подключение истока адресного транзистора к одному из плеч Ду должно быть компенсировано подключением конденсатора 2 к другому плечу.
После окончания сигнала Выбор кристалла происходит восстановление начального состояния схемы. На входе 24 появляется потенциал логического нуля, что обеспечивает раз- 55 ряд плеча усилителя, заряженного при обращении. На входе 25 появляется потенциал логического нуля, что обеспечивает разряд стока транзистора повторителя, заряженного при 60 обращении. На входе 23 появляется потенциал логической единицы, транзисторы предзаряда открываются и заряжают затворы нагрузочного и зарядного транзисторов, разряженных при обращении к схеме памяти, вслед за этим заряжаются и выходы прямого или инверсного адресного сигнала.
При этом шина адресного сигнала, имевшая при обращении к схеме памяти высокий потенциал, сохраняет его при переводе схемы в режим ожидания.
Уменьшение этого потенциала до исходного может происходить лишь за счет токов утечки. Однако для работы дешифратора адреса, управляемого предзаряженными адресными шинами, такая неопределенность потенциала адресных шин несущественна. Обязательным условием здесь является поддержание потенциала адресной шины не ниже определенного уровня, запирающего адресные транзисторы дешифратора.
Максимальный потенциал на адресной шине при этом будет равен напряжению источника питания.
Включение адресного транзистора 1 между входом 24 тактового питания и плечом усилителя позволяет избежать уменьшения потенциала логической единицы плеча усилителя для случая низкого потенциала адресного сигнала (уровня логического нуля), превышающего пороговое напряжение адресного транзистора. Существование даже небольшой проводимости адресного транзистора в этом случае приводит к уменьшению разбаланса усилителя на начальном участке фронта импульса, включающего усилитель. В предлагаемой схеме опасность уменьшения разбаланса снижена благодаря тому, что повышающийся потенциал плеча усилителя запирает адресный транзистор.
Ток, проходящий через него, быстро уменьшается и, в случае небольшого открывающего потенциала порядка 100200 мВ, адресный транзистор переходит в режим отсечки задолго до достижения одним из плеч усилителя потенциала, равного пороговому напряжению.
Уменьшение проводимости адресного транзистора на фронте импульса тактового питания, включающего. усилитель, имеет место и в случае логической единицы .на адресном входе. Однако в современных tl-канальных ИС памяти величины пороговых напряжений транзисторов достигают весьма низких значений (около 0,8 В и меньше), вследствие чего адресный транзистор будет сильно открыт даже минимальным потенциалом логической единицы на адресном входе (минимальный потенциал логической единицы адресного сигнала равен 2,4 В) при потенциале плеча усилителя, равном пороговому напряжению транзистора.
Предлагаемое устройство обладает более высоким быстродействием по сравнению с известным прежде всего
1062786
Фиг.1 благодаря использованию предзаряда = = шин прямого и инверсного адресных сигналов, причем генератор тактовых импульсов, управляющий включением адресного усилителя, переключает не адресные шины, обладающие значительной емкостью, а лишь емкости затворов разрядных транзисторов (зти емкости могут отличаться в десять раз), что позволяет уменьшить мощность, рассеиваемую генератором тактовых импульсов и упрощает задачу формирования фронтов импульсов с минимальной длительностью.
Введение разрядных транзисторов
9 и 12 которые в совокупности с транзисторами 35 и 36 образуют второй усилитель, позволяет дополнительно увеличить быстродействие устройства благодаря появившейся возможности включать импульс такто- 20 вого питания на входе 25 сразу после появления небольшого раэбаланса (достаточно 100-200 мВ) на затворах
39 и 40, а не дожидаясь полного разряда одного из них. Использование 25 разрядных транзисторов 9 и 12 позво-! ляет также снизить требования к жесткой синхронизации импульсов тактового питания на входах 24 и 25, так как теперь не требуется выдерживать определенный интервал времени между импульсами.
Снижение требований к синхронизации импульсов тактового питания увеличивает помехоустойчивость устройства и его надежность. Разрядные транзисторы 9 и 12 обеспечивают подавление помех, возникающих в адресном усилителе в виде параэитного роста потенциала на выходе повторителя, затвор которого разряжен не полностью, а наличие зарядных транзисторов 3 и 4 предотвращает возможное падение потенциала логической единицы на выходе устройства, имеющее место из-за значительной емкостной связи между выходами прямых и инверсных адресных сигналов всех адресных усилителей, расположенных на кристалле ИС памяти, что дополни-. тельно повышает помехоустойчивость и надежность работы схемы.
1062786
Д90
17,1
2!,22
Составитель С. Шустенко
Техред д,дч Корректор О. Билак
Редактор П. Коссей
Заказ 10229/54
Тираж 594 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, K-35, Раушская наб., д. 4/5 филиал ППП Патент, г. Ужгород, ул. Проектная, 4
