Адаптивное регулирующее устройство

 

АДАПТИВНОЕ РЕГУЛИРУЮЩЕЕ УСТРОЙСТВО, содержащее первый блок задержки, последовательно включенные первый блок сравнения, фильтр низкой частоты, обратную модель объекта без запаздывания и второй блок сравнения, соединенный входом с выходом первого блока задержки, отличающеес я тем, что, с целью повышения точности регулирования , в него введены первый и второй з.адатчики, первый инвертор, первый и второй блоки памяти, первый и второй масштабирующий блоки, первый сумматор, последовательно включенные дифференциатор, второй блок задержки , первый логический элемент И, первый таймер, третий блок памяти, третий масштабирук 1ий блок, первый блок умножения, §торой сумматор, третий блок сравнения, второй логи ческий элемент И щ переключатель, последовательно сбединенные третий блок задержки, второй инвертор, третий логический элемент И, второй таймер, четвертый блок памяти, четвертый масштабирующий блок, второй блок умножения, третий сумматор и четвертый блок сравнения, последова. тельно соединенные пятый блок памяти и пятый блок сравнения, последовательно включенные шестой блок памяти и шестой блок сравнения, выход второго блока сравнения соединен с входом дифференциатора и с входами пятого и шестого блоков памяти, выход дифференциатора соединен с входом .третьего блока задержки, вторым входом третьего логического элемента И .через первый инвертор с вторым входом первого логического элемента И, выход которого подключен к управляющим входам первого, третьего и пятого блоков памяти, выход третьего логического элемента И подключен к управлякадим входам второго, четвертого и шестого блоков памяти, выход пятого блока сравнения подключен к i второму входу первого блока умноже (Л ния, выход первого блока памяти соединен с вторьдмивходами пятого блока сравнения и второго сумматора, выход которого подключен к входу первого блока памяти, первому информационному входу переключателя и через, последовательно соединенные первый масштабирующий блок и первый сумматор к второму информационному входу пере1 лючателя, выход первого эадатчи ка соединен через третий блок сравнения с вторым входом, переключателя,, выход шестого блока сравнения соединен с вторым входом второго блока умножения , выход второго блока памяти соединен с вторыми входами шестого блока сравнения и третьего су|у1матрра, выход которого подключен к входу второго блока памяти, третьему информацией ному входу переключателя и через второй масштабиругаций блок к второму входу первого суьматора, -выход второго згадатчика соединен через четвертый блок сравнения с вторым входом второго логического элемента И и с третьим входом переключателя, выход которого соединен с входом первого блока задержки.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) ЗСЮ G 0 5 В 1 3 /О 2

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

I 1

ОПИСАНИЕ ИЗОБРЕТЕНИ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

«Ц (21) 3448292/18-24 (22) 04;06. 82 (46) 30. 12. 83. Бюл. 9 48 (72) В.П.Авдеев,B.È.Соловьев,Л.П.Мышляев,A.Е.Кошелев и Л.М. Учитель (71) Сибирский ордена Трудового

Красного Знамени металлургический институт им. Серго Орджоникидзе (.53) 62-50 (088.8) (56) 1. Гурецкий Х .. Анализ и синтез систем управления с запаздыванием.

М, Машиностроение, 1974, с.214.

2. Авторское свидетельство СССР

Р 699490, кл. Q 05 В 13/02, 1978 (прототип) . (54)(57) АДАПТИВНОЕ РЕГУЛИРУЮЩЕЕ

УСТРОЙСТВО, содержащее первый блок задержки, последовательно включенные первый блок сравнения, фильтр низкой частоты, обратную модель объекта беэ запаздывания и второй блок сравнения, соединенный входом с выходом первого блока задержки, о т л и ч а ю. щ е е с я тем, что, с целью повышения точности регулирования, в него введены первый и второй эадатчики, первый инвертор, первый и второй блоки памяти, первый и второй масштабируищий блоки, первый сумматор, последовательно включенные дифференциатор, второй блок задержки, первый логический элемент И, первый таймер, третий блок памяти, третий масштабирующий блок, первый блок умножения, второй сумматор, третий блок сравнения, второй логический элемент И и переключатель, последовательно сс)единенные третий блок задержки, второй инвертор, третий логический элемент И, второй таймер, четвертый блок памяти, четвертый масштабирукщий блок, второй блок умножения, третий сумматор и четвертый блок сравнения, последова» тельно соединенные пятый блок памяти и пятый блок сравнения, последовательно включенные шестой блоК памяти и шестой блок сравнения, .выход второго блока сравнения соединен с входом дифференциатора и с входами пятого и шестого блоков памяти, выход дифференциатора соединен с входом,третьего блока задержки, вторым входом третьего логического элемента И через первый инвертор с вторым входом первого логического элемента

И, выход которого подключен к управляющим входам первого, третьего и пятого блоков памяти, выход третьего логического элемента И подключен к управлякщим входам второго, четвертого и шестого блоков памяти, выход пятого блока сравнения подключен к g второму входу первого блока умножения, выход первого блока памяти соединен с вторыми входами пятого блока сравнения и второго сумматора, выход которого подключен к входу первого блока памяти, первому информационному входу переключателя и через, последовательно соединенные первый масштабирукщий блок и первый сумматор к второму информационному входу переключателя, выход первого эадатчи ка соединен через третий блок сравнения с вторым входом. переключателя, выход ec TQI Q блока сравнения соединен с вторым входом второго блока умножения, выход .второго блока памяти соединен с вторыми входами шестого блок сравнения и третьего сумматора, выход которого подключен к входу второго блока памяти, третьему информацион ному входу переключателя и через вто- рв рой масштабирукщий блок к второму входу первого сумматора, выход второго задатчика соединен через четвертый блок сравнения с вторым входом второго логи еского элемейта И и с третьим входом переключателя, выход которого соединен с входом первого блока задержки.

1064271

65 блока задержки.

Изобретение относится к автомати ческому управлению и регулированию, в частностй к ацаптивным системам регулирования, и может быть использовано дл я построения сис тем управления техническими объектами, напри" мер сталеплавильньми агрегатами, которые содержат чистое запаздывание и подвержены влиянию неконтролируемых возмущений с существенно нестационарными статистическими свойствами.

Известен регулятор с косвенным измерением возмущений, содержащий первый блок сравнения, блок задержки и последовательно включенные обратную модель объекта беэ запаздывания и второй блок сравнения, второй вход которого соединен с выходом блока задержки fl) .

Недостатком данного регулятора является низкая точность регулирования при наличии относительно высокочастотных возмущений.

Наиболее близким к предлагаемому является регулятор, содержащий блок задержки, последовательно включенные первый блок сравнения, фильтр низкой частоты, обратную модель объекта без запаздывания, второй блок сравнения и экстраполятор,выход которого соединен через блок задержки с вторым входом второго блока сравнения. При функционировании регулятора в первом блоке сравнения из сигнала о выходной переменной объекта вычитается сигнал о ее заданном значении. Помехи измерения подавляются фильтром низкой частоты, выходной сигнал которого подается через обратную модель объекта без запаздывания на второй блок сравнения, где вычитается из задержанного на интервал времени чистого запаздывания сигнала об управлякщем воздействии. В результате получается сигнал об оценке идеального управляющего воздействия, который экстраполируется на предстоящий момент управления (2j .

Известный регулятор характериэу ется низкой точностью регулирования, заключакщегося в поддержании выходной переменной в заданном диапазоне. то обусловлено тем, что управлякщее оздействие вырабатывается независимо от того, находится выходная переменная в середине заданного диапазона или на его границе.

Цель изобретения - повышение точности регулирования.

Поставленная цель достигается тем, что в адаптивное регулирующее устройство, содержащее первый блок задержки, последовательно включенные первый блок сравнения, фильтр низкой частоты, обратную модель объекта. беэ запаздывания и второй блок сравнения, соединенный входом с выходом первого блока задержки, введены первый и второй. задатчики, первый инвертор, первый и второй блоки памяти, первый и второй масштабирукщие блоки, первый сумматор, 5 последовательно включенные дифференциатор, второйблок задержки, первый логический элемент И, первый таймер, третий блок памяти, третий масштабирукщий блок, первый блок сравне10 ния, второй логический элемент H и переключатель, последовательно соединенные третий блок задержки, второй инвертор, третий логический элемент И,,второй таймер, четвертый

15 блок памяти, четвертый масштабирующий блок, второй блок умножения, третий сумматор и четвертый блок сравнения, последовательно соединенные пятый блок памяти и пятый блок

20 сравнения, последовательно включенные шестой блок памяти и шестой блок сравнения, выход второго блока сравнения соединен .с входом дифференциатора и с входами пятого и

25 шестого блоков памяти, выход диффЕренциатора соединен с входом третьего блока задержки, вторым входом третьего логического элемента И и через первый инвертор с вторым вх6дом первого логического элемента

З0 И, выход которого подключен к управлякщим входам первого, третьего и пятого блоков памяти, выход третьего логического элемента И подключен к управлякщим входам второго, четвертого и шестого блоков памяти, выход пятого блока сравнения подключен к второму входу первого блока .умножения,, выход первого блока памяти соединен с вторыми входами памя- .

40 го блока сравнения и второго сумматора, выход которого подключен к входу первого блока памяти, первому информационному входу переключателя и через последовательно сое45 диненные первый масштабирукщий блок и первый сумматор к второму информационному входу переключателя, выход первого задатчика соединен через третий блок сравнения с вторым вхо50 дом переключателя, выход шестого блока сравнения соединен с вторым входом второго блока умножения, выход второго блока памяти соединен с вторыки входами шестого блока сравнения

55 и третьего сумматоРа, выход которого подключен к входу второго блока амяти, третьему информационному ходу переключателя и через второй масштабирукщий блок к второму входу первого сумматора, выход второго эа-, датчика соединен через четвертый блок сравнения с вторым входом второго логического элемента И и с третьим входом переключателя, выход которого соединен с входом первого

1064 271

Введение дополнительных блокоВ позволяет оценивать и экстраполиро вать верхнюю и нижнюю огибакщие идеального управлякщего воздействия и вырабатывать управлякщее воздействие по следукщему правилу: если нйж- 5 няя или верхняя огибакщие приближаются к границам заданного диапазона, то по соответствукщей огибакщей и вырабатывается управлякщее воздействие; если обе огибакщие одновременно 30 приближаются к границам заданного диапазона или обе находятся далеко от этих границ, то управляющее воздействие определяется как взвешенная сумма экстраполированных значений 15 огибакщих. Тем самым обеспечивается поддерживание выходной переменной объекта управления в заданном диапазоне.

На чертеже представлена блок-схема. ъ0 адаптив ного регулирукщ его устройства .

На схеме обозначены выходная переменная объекта управления st -й момент времени (t), задание на выхсдную переменную U (t) и управляющее воздействие u(t) .

Адаптивное регулирукщее устройство содержит первый блок 1 сравнения, филь тр 2 низ кой частоты, обратную модель 3 объекта без запаздывания, второй блок 4 сравнения, дифференциа тор 5, второй блок 6 задержки, первый инвертор 7, первый логический элемент И 8 первый таймер 9, пятый

10 и третий 11 блоки памяти, третий масштабирукщий блок 12, пятый блок

13 сравнения, первый блок 14 памяти, первый блок 15 умножения, второй сумматор. 16, первый задатчик 17, третий блок 18 сравнения, первый масштабирующий блок 19, первый сумматор 40

20, второй логический элемент И 21, переключатель 22, третий 23 блок задержки, второй инвертор 24, третий логический элемент И 25, шестой блок

26 памяти, второй таймер 27, четвер- 45 тый 28 и второй 29 блоки памяти, шестой блок 30 сравнения, четвертый масштабирующий блок 31, первый блок

32 задержки, второй блок 33 умножения, третий сумматор 34, второй мас- 50 штабирующий блок 35-, четвертый блок

36 сравнения и второй задатчик 37.

Переключатель 22:содержит первый, второй и третий замыкакщие ключи, первый и второй размыкакщие ключи и сумматор. Первый вход переключателя

22 соединен с управлякщими входами первого и второго размыкакщих ключей и через третий замыкакщий ключ с первым входом сумматора, второй вход 60 .переключателя 22 соединен через по-.. следовательно включенные, первый. замыкающий ключ и первый размыкающий

)ключ с вторым входом сумматора, третий вход переключателя 22 соединен 65 через последовательно включенные второй замыкакщий ключ и второй размыкакщий ключ с третьим входом сумматора, выход которого подключен к выходу переключателя, первыЯ, вто. рой и третиЯ ннфосмационные входы переключателя 22 соединены с инфор° мационными входами соответственно первого, третьего и второго замыкающих ключей.

Адаптивное регулирукщее устройство работает следукщим образсм. !

Сигнал с выходной переменной (Ф) объекта управления поступает в первый блок 1 сравнения, где из него вычитается сигнал о заданном значении У (4) . В фильтре 2 низкой частоты,подавляется высокочастотная измерительная помеха сигнала о полученной разности и дальше в обратной модели 3 объекта без запаздывания определяется корректировка управ лякщегo воздействия. Сигнал об этоЯ корректировке вычитается во втором блоке 4 сравнения из сигнала об управлякщем воздействии U ((,), задержанном в ервом блоке 32 задержки на интервал запаздывания . На выходе второго блока 4 сравнения получается сигнал об оценке идеального управлякщего воздеЯствия (1) где Š— обратная модель объекта без запаздывания.

Для-определения верхней огибающей сигналаll в дифференциаторе 5 определяется производная(), сигнал о которой задерживается на короткий интервал времени Ьс во втором блоке

6 задержки и подается на первый вход первого логического элемента И

8. На второй вход элемента И 8 по-. дается инвертированный сигнал о Ilpoизводной() . Если на интервале времени ас сигнал имел экстремальное, в частности максимальное, значение, т.е. его производная изменила знак с + на -,,то на входы первого логического элемента И 8 поступят положительные сигналы и на выходе. элемента И 8 появится выходной сигнал. По сигналу с выхода первого логического элемента И 6 в третий блок 11 памяти поступает и запоминается сигнал с выхода nepsoro таймера 9 об интеррале времени

Т> между моментами появления двух последних максимумов 0, а в пятом блоке 10 памяти запоминается сигнал о последнем максимальном значении

0 с выхода второго блока 4 сравнения. После этого первый таймер 9 обнуляется и запускается вновь

1064271

Обменивание и экстраполяция верхней огибакщей (г производится по выражению

0 (М=09(В)ФМ Т (И(0 (Ц ОВ(Ц),(2) Ъ где 0 > (+1) - экстраполированное до момента следукщего появления максимума значение верхней о ч- 9 бакщей;

Ll>(t) - значение верхней огибакщей, выявленное ia текущий момент времениг

Т () - интервал времени между моментами появления двух послед их максимумов U ; постоянный коэффйциент, выбираемый таким образом, что 1 4 T с0, (Ts "- мак" симально возможное значение Т1) .

Из выражения (2) следует, что оценивание и экстраполяция верхней огибакщей осуществляется на основе экспоненциального сглаживания, параметр сглаживания которого адаптируется в зависимости от интервала времени между появлениями экстремуыов.

Для реализации выражения (2) вы- ЗО ходной сигнал U<(t) первого флока 14 памяти вычитаетсв иэ выходного сигнала U<(t) пятого блока 10 памяти в пятом блоке 13 сравнения. Сигнал

Тн(t) с выхода третьего блока 11 35 памяти умножается в третьем масштабирукщем блоке 12 на постоянный коэффициент к а затем умножается.в первом блоке 15 умножения на выходной сигнал пятого блока 13 сравне- 4О ния. Во втором сумматоре 16 суммируются сигналы с выхода первого блока 14 памяти и первого блока 15 умножения и в результате получается сигнал 0 (t+1) об экстраполированном 4 значении верхней огибакщей, который подается на вход первого блока памяти и запоминается до момента. следующего появления максимумами .

Для определения минимального значения()", т.е. момента времени, когда его произвьдная меняет знак с — на +, на первый вход третьего логического элемента И 25 поступает задержанный на интервал времени .

ai и инвертированный выходной сигнал дифф еренциа тора 5, а на в торой вход — непосредственно выхсдной сигнал дифференциатора 5. Когда оба входных сигналов третьего логического элемента И 25 положительные (мо- 60 глент появления минимумами ) на выходе элемента И 25 появляется выхсдной сигнал. Далее оценивание и экстрагуэляция нижней огибаницей осуществляются также,, как и верхней огибакщей.

Для этого используются второй 29, четвертый 28 и шестой 26 блоки памя" ти, второй та ймер 27, четвертый ма сштабирукщий блок 31, шестой блок 30 сравнения, второй блок 33 умножения и третий сумматор 34, на выходе которого получается сигнал U (1+1) об экстраполированном значении нижней огибанщей.

При выработке управлянщего воэдей« ствия выходной сигнал() (+1) второго сумматора,16 проверяется с псмсщью третьего блока 18 сравнения на допустимое значение, задаваемое первым задатчиком 17. Выходной сигналЦ (1+1) третьего сумматора 34 проверяется с помсщью четвертого блока 36 сравнения на допустимое значение, задаваемоГО вторым задатчиком 37. Если один иэ этих сигналов U> (t+1) или

Il + (t+1) превышает допустимое значение; то на вход переключателя 22 подключается тот сигнал, который превысил допустимое значение. Если оба сигнала превысили или не превысили допустимые значения, то срабатывает второй логический элемент И

21 и подает сигналИна первый вход переключателя 22 () () (.Ц,(+1)+ Мг 0 „(t+1), (3)

I где к(и к — весовые коэффициенты, причем к-<+ê =1 °

С целью получения сигнала И«И выходной сигнал второго сумматора

1б умножается в первом масштабирующем. блоке 19 на коэффициент к,(и подается на первый вход первого сумматора 20. Выходной сигнал третьего сумматора 34 умножается во втором масштабирунщем блоке 35 на коэффициент "2 и подается на второй вход первого сумматора 20.

Переключатель 22 функционирует следукщим образом. Если только на второй вход переключателя 22 поступает положительный сигггал, то первый замыкакщий ключ и первый размыкающий ключ переключателя замкнуты, второй и третий замыкакщие ключк разомкнуты и на выход переключателя

22 поступает сигнал с первого информационного входа переключателя 22.

Аналогичньм образом, если только на третий вход переключателя 22 поступает положительный сигнал, то на вход переключателя 22 поступает сигнал с третьего информационного входа. Если положитеньный сигнал поступает на первый вход переключателя

22, то первый и второй размыкакщие ключи разомкнуты,. третий замыкакщий ключ замкнут и тогда, независимо от сигналов на втором и третьем входах переключателя 22, на выхсд переключателя 22 поступает сигнал с его второго информационного входа °

10б4 271

Выходной сигнал U (t) поступает на вход первого блока 32 задержки и подается на исполнительный орган (не показан) для реализации.

Моделирование системы управления конвертерной плавки стали показывает, что применение предлагаемого адаптивного регулирующего устройства позволяет по сравнению с известнык регулятором увеличить число плавок, попавших с первой повалки в заданнйе пределы по температуре и со- держанию углерода в стали, на 15%.

10б4 271

Составитель В.Кузин, Редактор A.Огар Техреду,Гергель Корректор p,Вилак

Заказ 105$1/49 Тираи 874 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1l3035 Москва, Ж-35, Раушская наб,, д,4/5

Филиал ППП Патент, r. Ужгорсд, ул. Проектная, 4