Адаптер канал-канал

 

1. АДАПТЕР КАНАЛ-КАНАЛ, СОСТОЯЩИЙ из двух полуадаптеров, в каждсм из которых выходы регистра команд через дешифратор команд соединены с первыми входами узла управления , второй вход которого подключен к выходу узла сравнения адресов , первые выходы узла управления непосредственно, а вторые выходы через регистр байта состояния соединены соответственно с первыми и вторыми входами группы элементов ИЛИ, третьи входы которой подключены к выходам буферного регистра другого полуадаптера, первые входы буферного регистра соединены с третьими выходами узла управления, а выходы - с третьими входами группы элементов ИЛИ другого полуадаптера, входы-выходы узла управления coejmнены с входами-выходами узла управ .ления другого полуадаптера, четвертый выход узла управления подключен ко второму входу регистра команд, отличающийся тем, что, с целью повышения контролепригодности за счет обеспечения контроля адаптера канал-канал с помощью одной ЦВМ и/или переключения на резервную ЦВМ, в каждый из полуадаптеров дополни ельно введены входной и выходной коммутаторы интерфейса, второй регистр адреса, коммутатор 1 1(:.А ЧЙ адресов, причем первые и вторые входы входного коммутатора интерфейса подключены соответственно к первым и вторьм входам полуадаптера, первые выходы - к третьим входам узла управления, а вторые выходы ко вторым входам регистра команд, узла сравнения адресов и буферного регистра, первые и вторые входы выходного коммутатора интерфейса соединены соответственно с пятьми выходами узла управления и с выходами группы элементов ИЛИ, а первые и вторые выходы - соответственно с первыми и ВТ01КЛ4И выходами полуадаптера , первые и вторые входы коммутатора адреса подключены соответственно к выходам первого и второ (Л го регистров адресов, а выходы к первы входам узла сравнения ащресов и четвертым входам группы элементов ИЛИ, управляющие входы входного и выходного коммутаторов интерфейса совместно с управляющими входом коммутатора адреса соединены с вторьм выходом регистра команд второго полуадаптера, а второй выход регистра команд подключен к управляицим входам входного и выходного коммутаторов интерфейса и коммутатора адреса другого полуадаптера . 2. Адаптер поп.1, отличающийся тем, что узел управления содержит входной дешифратор, триггеры состояний, дешифс атор состояний , выходной дешифратор, генератор синхросигналов, триггер ОКОНЧАНИЕ и триггер ОЖИДАНИЕ, причем первые , вторые и третьи входы входного дешифратора и первые, вторые, третьи, четвертые, пятые выходы выходного дешифратора являются соответственно первьми, вторыми, третьими входами и первыми, вторыми, третьими, четвертыми и пятьми выходами узла, а

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСНИХ

РЕСПУ БЛИН

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОЛИСАНИЕ ИЗОБРЕТЕНИЯ

К ABT0PCHOMV СВИДЕТЕЛЬСТВ (!

wP

1 (- (21) 3378994/18-24 (22) 08.01.82 (46) 15.01.84. Бюл. Р 2 (72) Н.Н.Ерасова, В.A.Исаенко, В.A.Êàëêíè÷åâ и В.М.Тафель (53) 681.324(088.8) (56) 1.Авторское свидетельство СССР

В 525078, кл. & 06 + 3/04, 1974.

2.Авторское свидетельство СССР

В 507866, кл. 5 06 Ф 3/04, 1973.

3. Антонов В.С. и др. Электронная вычислительная машина ЕС-1050.— Статистика, 1976, с. 185-190. (54) (57) 1. АДАПТЕР КАНАЛ-КАНАЛ, состоящий из двух полуадаптеров, в каждом иэ которых выходы регистра команд через дешифратор команд соединены с первыми входами узла управления, второй вход которого подключен к выходу узла сравнения адресов, первые выходы узла управления непосредственно, а вторые выходы через регистр байта состояния соединены соответственно с первыми и вторыми входами группы элементов

ИЛИ, третьи входы которой подключены к выходам буферного регистра другого полуадаптера, первые входы буферного регистра соединены с третьими выходами узла управления, а выходы - с третьими входами группы элементов ИЛИ другого полуадаптера, входы-выходы узла управления соединены с входами-выходами узла управ.ления другого полуадаптера, четвертый выход узла управления подключен ко второму входу регистра команд, отличающийся тем, что, с целью повышения контролепригодности за счет обеспечения контроля адаптера канал-канал с помощью одной ЦВМ и/или переключения íà резервную ЦВМ, в каждый из полуадантеров дополнительно введены входной и выходной коммутаторы интерфейса, второй регистр адреса, коммутатор

„„SU„„1 7 А

3(59 G 6 f 3/04> 06 f 15 16 адресов, причем первые и вторые входы входного коммутатора интерфейса подключены соответственно к первым и вторъм входам полуадаптера, первые выходы — к третьим входам $ çла управления, а вторые выходы— ко вторым входам регистра команд, узла сравнения адресов и буферного регистра, первые и вторые входы выходного коммутатора интерфейса соединены соответственно с пятили выходами узла управления и с выходами группы элементов ИЛИ, а первые и вторые выходы — соответственно с первыми и вторыми выходами полуадаптера, первые и вторые входы коммутатора адреса подключены соответ- Pg ственно к выходам первого и второго регистров адресов, а выходы к первыа входам узла сравнения адресов и четвертью входам группы элементов ИЛИ, управлякщие входы вход— .ного и выходного коммутаторов интерфейса совместно с управляющим входом коммутатора адреса соединены с вторьм выходом регистра команд второго полуадаптера, а второй вы ход регистра команд подключен к управлякщим входам входного и выходного коьв утаторов интерфейса и коммутатора адреса другого полуадаптера.

2. Адаптер по п.l, о т л и ч аю шийся тем, что узел управления содержит входной дешифратор, триггеры состояний, дешифратор состояний, выходной дешифратор, генератор синхросигналов, триггер OKOilЧАИИЕ и триггер ОЖЙДАНИЕ, причем пер. вые, вторые и третьи входы входного дешифратора и первые, вторые, третьи, четвертые, пятые выходы выходного дешифратора являются соответственно первы4и, вторыми, третьими входами и первыжи, вторыми, третьими, четвертыми и пятыми выходами узла, а

1067492 четвертые входы входного дешифратора соединены с шестыми выходами выходного дешифратора, с выходами триггеров ОКОНЧАНИЕ и ОЖИДАНИЕ и подключены к входам-выходам узла, выходы входного дешифратора подключены к соотнетствующим динамическим входам триггеров состояний, вход синхронизации каждого иэ которых соединен с выходом генератора синхросигналов, а выходы - с соответствующими входами дешифратора состояний, выходы которого подключены к пятым входам входного дешифратора и ко вторым входам выходноИзобретение относится к вычислительной технике и может использоваться для связи цифровых вычислительных машин (ЦВМ) в многомашинном вычислительном комплексе. 5

Иэн естны устройства, содержащие регистры, формирователи, триггеры, элементы ИЛИ, блоки коммутации, предназначенные для сопряжения ЦВМ многомашинных комплексов Ll! и k2) 1О

Недостатком этих устройств является.то, что обмен информацией между ЦВМ производится под непосредственным управлением процессоров сопрягаемых ЦВМ, что значительно снижает производительность вычислительноrо комплекса.

Наиболее близким к предлагаемому является адаптер канал-канал, содержащий буферный регистр, входами и выходом, подключенный к двум иден- 2О тичным блокам связи с каналом,,каждый иэ которых обслуживает канал, подключенный к нему через интерфейс ввода-вывода, и содержит узел входных сигналов, регистр команд, дешифратор команд, регистр адреса, узел сравнения адресов, узел управ1 ления, узел выходных сигналов и регистр байта состояния С3!.

Тестовые и диагностические программы проверки известного адаптера приходится размещать в двух ЦВМ, которые он сопрягает. Эти программы сильно связаны, что приводит к черезмерному их усложнению. Существует З5 воэможность при тестировании подключать адаптер к двум каналам одной

ЦВМ и производить диагностику с помощью программы этой ЦВМ. Но н этом случае проверка адаптера связана с 40 механической перекоммутацией разъемов

Ф и, как следствие, увеличением времени ремонта. При обнаружении неro дешифратора, соединенного первыми входами с первыми, третьими и четвертыми входами входного дешифратора, а третьими входами — с шестыми входами входного дешифратора и с выходами триггеров ОЖИДАНИЕ н ОКОНЧАНИЕ, подключенных входами установки соответственно к седьылм и BocbMbIM выходам выходного дешифратора, причем вход сброса триггера ОКОНЧАНИЕ подключен к девятому выходу вьиодного дешифратора, а вход сброса триггера ОЖИДАНИŠ— ко входу-выходу узла. исправности н одной из ЦВМ переключение на резервную ЦВИ также связано с механической перекоммутацией разъемон . Таким образом, недостатком известных устройств являются большие потерй времени при поиске неисправ ностей и переключении на резервную ЦВМ.

Цель изобретения — расширение функциональных нозможностей путем обеспечения контроля адаптера канал-канал с помощью диагностических программ только одной из цВМ, входящих в нычислительный комплекс и/или обеспечения переключения на резервную ЦВМ без механической перекоммутации разъемон.

Hocтанленная цель достигается тем, что в адаптер канал-канал, состоящий из двух полуадаптеров, н каждом из которых выходы регистра команд через дешифратор команд соединены с первыми входами узла управления, второй вход которого подключен к выходу узла сравнения адресов, первые выходы узла управления непосредственно, а вторые выходы через регистр байта состояния соединены соответственно с первыми и вторыми входами группы элементов ИЛИ, третьи входы которой подключены к выходам буферного регистра другого полуадаптера, первые входы буферного регистра соединены с третьими выходами узла управления, а выходы — с третьими входами группы элементов ИЛИ другого полуадаптера, входы-ныходы узла управления соединены с входами-выходами узла управления другого полуадаптера, четвертый выход узла управления подключен ко второму нходу регистра команд, в каждый иэ полуадаптеров дополнительно вве1067492 ть10

20

30 дены входной и выходной коммутаторы интерфейса, второй регистр адреса, коммутатор адресов, причем первые и вторые входы входного коммутатора интерфейса подключены соответственно к первым и вторым входам полуадаптера, первые выходы — к тре им входам узла управления, а вторые выходы — ко вторьм входам регистра команд, узла сравнения адресов и буферного регистра, первые и вторые входы выходного коммутатора интерфейса соединены соответственно с пятыми выходами узла управления и с выходами группы элементов ИЛИ, а первые и вторые выходы — соответственно с первыми и вторыми выходами полуадаптера, первые и вторые входы коммутатора адреса подключены соответственно к выходам первого и второго регистров адресов, а выходы — к первым входам узла сравнения адресов и четвертым входам группы элементов ИЛИ, управ.лякщие входы входного и выходного коммутаторов интерфейса совместно с управляющимивходом коммутатора адреса соединены с вторым выходом регистра команд второго полуадаптера, а второй выход регистра команд подключен к управляющим входам вход ного и выходного коммутаторов интерфейса и коьмутатора адреса друго го полуадаптера.

Кроме того, узел управления полуадаптера содержит входной дешифра- 35 тор, триггеры состояний, дншифратор состояний, выходной дешифратор, генератор синхросигналов, триггер ОКОНЧАНИЕ и триггер ОЖИДАНИЕ, причем первые, вторые и третьи входы вход- 40 ного дешифратора и первые, вторые, третьи, четвертые, пятые выходы выходного дешифратора являются соответственно первыми, вторыми, третьими входами и первыми, вторыми, третьими, четвертыми, пятыми выходами узла, а четвертые входы входного дешифратора соединены с шестыми выходами выходного дешифратора, с выходами триггеров ОКОНЧАНИЕ и ОЖИДАНИЕ и подключены к входам-выходам узла, выходы входного дешифратора подключены к соответствующим динамическим входам триггеров состояний, вход синхронизации каждого из которых соединен с выходом генератора сиихросигналов, а выходы - с соответствуиюцими входами дешифратора состояний, выходы которого подключены к пятым входам входного дешифратора и ко вторым входам выходного деши- 60 фратора, соединенного первьми входами с первыми, третьими и четвертыми входами входного дешифратора, а третьими входами — с шестыми sxoдами входного дешифратора и с вы- 65 ходами триггеров ОЖИДАНИЕ и ОКОНЧАНИЕ, подключенных входами установки соответственно к седьмым и восьмым выходам дешифратора, причем вход сброса триггера ОКОНЧАНИЕ подключен к девятому выходу выходного дешифратора, а вход сброса триггера ОЖИДАНИŠ— ко входувыходу узла.

ila фиг.l приведена функциональная схема адаптера канал-канал; на фиг.2 — функциональная схема узла управления адаптера канал-канал.

Адаптер канал-канал состоит из двух полуадаптеров 1 и 2, каждый иэ которых содержит регистр команд

3., дешифратор команд 4, первый регистр адреса 5, узел сравнения адресов 6, узел управления 7, группу элементов ИЛИ 8, регистр байта состояния 9, буферный регистр 10, входной ll и выходной 12 коммутаторы интерфейса, второй регистр адреса 13, коммутатор адресов 14, первые и вторые входы полуадаптера (для полуадаптера 1 соответственно шины 15 и 17, для полуадаптера 2

16 и 18), первые и вторые выходы полуадаптера (для полуадаптера 1 шины 19 и 21> для полуадаптера 2— шины 20 и 22). Полуадаптеры связаны между собой сигналами управления. Адаптер канал-канал связан с сопрягаемыми каналами ввода-вывода с помощью шин каналов 15 и 16 и/или

17 и 16 и/или 15 и 18 и шин абонентов

19 и 20 и/или 21 и 20 и/или 19 и 22.

Регистр команд 3 и дешифратор команд 4 предназначены соответственно для хранения и расшифровки кода команды канала. Первый регистр адреса 5 хранит адрес полуадаптера, присвоенный ему в системе (рабочий режим работы), второй регистр адреса

13 хранит адрес полуадаптера, присвоенный ему в тестовом режиме или в канале ввода-вывода резервной ЭВМ.

Регистры адресов 5 и 13 могут быть выполнены в виде тумблерного регистра. Коммутатор адресов 14 в зависимости от сигнала на его управлякщем входе передает на первые входы узла сравнения адресов б адрес полуадаптера, хранящийся в первом регистре адреса 5 или во втором регистре адреса 13. Узел сравнения адресов 6 производит сравнение аднресаа, полученного от канала, с адресом полуадаптера.

Узел управления полуадаптера состоит иэ входного дешифратора 23, триггеров состояний 24- 28, дешифратора состояний 29, выходного дешифратора 30, генератора синхросигналов 31, триггера ОКОНЧАНИЕ 32, триггера ОЖИДАНИЕ 33 °

1067492

Входной дешифратор 23 в зависимости от сигналов управления от канала, поступающих с выхода входного коммутатора 11, сигналов, поступающих с выходов дешифратора команд 4, узла сравнения адресов 6, входа-выхода узла управления смежного полуадаптера, и сигналов с выхода дешифратора состояний 29 и триггеров

ОКОНЧАНИЕ 32 и ОЖИДАНИЕ 33 формирует сигналы, поступающие на динамические входы триггеров состояний

24-28. Изменение состояний триггеров 24-28 происходит по синхросигналам генератора 31. Дешифратор состояний 29 дешифрирует состояния триггеров 24-28. B зависимости от выходных сигналов дешифратора состояний 29 и сигналов на входах-выходах узла управления выходной дешифратор 30 формирует на выходах узла управления сигналы, поступающие на входы выходного коммутатора 12,,группы элементов ИЛИ 8, регистра байта состояния 9, буферного регистра. 10, регистра команд 3, входы-выходы узла управления 7 смежного полуадаптера, обеспечивающие работу адаптера по заложенному алгоритму .

По выходньм сигналам узла управления 7 в регистре байта состояния

9 формируется байт состояния полуадаптера. Буферный регистр 10 предназначен для хранения информации, передаваемой через адаптер каналканал. Группа элементов ИЛИ 8 предназначена для коммутации информации, передаваемой по информационньм шинам абонента в канал. Входной коммутатор интерфейса 11 служит для подключения полуадаптера к информационным и управляющим шинам одного иэ двух каналов (шины 15 и 17). Выходной коммутатор интерфейса 12 служит для подключения информационных и управляющих шин абонента к одному иэ двух каналов (шины 19 и 21).

Различны схемы подключения адаптера канал-канал, обеспечивающего автономный контроль ЦВМ 1 и ЦВМ 2 вычислительного комплекса, и переключение на резерв.

Работает адаптер канал-канал следующим образом.

Режим работы полуадаптера (рабочий, контроля или переключения на резерв) задается с помощью одного разряда в коде команды смежного полуадаптера (оговоренного в системе команд адаптера канал-канал). Один из каналов ввода-вывода является ведущим, он и задает режим работы смежного полуадаптера.

В исходном положении значение управляющего разряда в регистре команд 3 каждого полуадаптера нулевое, что соответствует рабочей схеме подключения адаптера каналканал (к каналу 1 ЦВМ 1 и каналу 1

ЦВМ 2) .

Ведущий канал ввода-вывода (например, канал 1 ЦВМ 1) производит начальную выборку адаптера. При этом адрес от канала по шинам 15 поступает через входной коммутатор интерфейса 11 в узел сравнения адресов 6 для сравнения с адресом полуадаг:тера, хранящимся в первом регистре адреса 5. Результат сравнения адресов поступает в узел управления 7. Если адреса совпадают, из регистра адреса 5 через коммутатор адресов 14, группу элементов

ИЛИ 8 и выходной коммутатор интерфейса 12 на информационные шины абонента 19 выдается адрес полуадап -. тера. Канал 1 ЦВМ 1,сравнивает адрес, полученный от адаптера, с адресом, ранее выданным на шины канала 15, и при их совпадении выдает на шины 15 код команды обмена, который череэ входной коммутатор интерфейса 11 поступает в регистр команд

3, и расшифровывается дешифратором команд 4. Управлякщий разряд кода команды с второго выхода регистра команд 3 поступает на управляющие входы коммутатора адреса 14, входного коммутатора интерфейса 11 и выходного коммутатора интерфейса

12 смежного полуадаптера 2. В рабочем режиме значение этого разряда равно 0 и полуадаптер 2 подключен к шинам 1 6 и 20, т.е. соединен с линией интерфейса канала 1 ЦВМ 2.

Если канал 1 ЦВМ 1 задает контрольный режим работы, то значение управляющего разряда в коде команды равно 1, при наличии единичного сигнала на втором выходе регистра команд 3 первого полуадаптера 1 полуадаптер 2 подключается к шинам

18 и 22, т.е. к линии интерфейса канала 2 ЦВМ 1.

Сигналы с выхода дешифратора команд 4 поступают на входы узла управления 7. После расшифровки команды канала 1 ЦВМ 1, требующей соответствующей команды канала 1 ЦВМ 2 (при задании рабочего режима) или канала 2 ЦВМ 1 (при задании тестового режима) первый полуадаптер 1 помещает код команды в буферный регистр 10 и выдает сигнал ожидания согласования, который поступает во второй полуадаптер 2. Последний выдает в канал, к которому он подключен байт состсяния с указателем ВНИИАНИЕ, в ответ на который канал госылает в полуадаптер 2 команду уточнения состояния. По команде уточнения состояния полуадаптер 2 передает каналу содержимое буферного регистра 10 первого полуадаптера 1, т.е.

1067492

1 4

Ю Я

Фса.1 комайду, присланную каналом ЦВМ 1.

Программа канала 1 ЦВМ 2 (в рабочем режиме) или канала 2 ЦВМ 1 (в контрольном режиме) определяет, какая команда должна быть послана в полу,адаптер 2 и посылает ее. Если команды согласованы (команда записи согласуется с командой считывания и наоборот), полуадаптер 2 посылает в узел управления 7 первого полуадаптера 1 сигнал подтверждения согласования, после чего оба полу- . адаптера совместно выполняют команды обмена. При этом байт информации, полученный от канала вводавывода, производящего запись, поме- 15 щается в буферный регистр 10 подключенного к нему полуадаптера, в смежный полуадаптер посылается сигнал готовности, по которому тот производит. передачу в сопряженный 20 с ним канал этого байта информацию через группу элементов ИЛИ 8 и выходной коммутатор 12, в первый полуадаптер выдается сигнал подтверждения приема информации.

При проверке адаптера с помощью

ЦВМ 2 ведущим каналом является канал 1 ЦВМ 2, подключенный через шины 1б и 20 к полуадаптеру 2. h, по единичному значению управлякще- 0 го разряда в коде команды канал управляет входнна коммутатором интерфейса 11, выходным коммутатором интерфейса 12 и коычутатором адреса 14 полуадаптера 1, подключая полуадаптер 1 к шинам 17 и 21,. т.е

1к каналу 2 ЦВИ 2.

При переключении на резерв к каналу 1 ЦВМ 3 при неисправности канала l ЦВМ 1, первый 5 и второй 13 регистры адресов хранят адрес полуадаптера для ЦВИ 1 и ПВМ 3 для полуадаптера 1, для цВИ 2 и цВИ 3 для полуадаптера 2. При обнаружении неисправности в ЦВМ 1 канал 1 ЦЬ!1 2 вводит в адаптер команду с единичньм значением управляющего разряда в коде команды, который осуществляет подключение полуадаптера 1 к каналу 1 ЦВМ 3.

Аналогичные действия производятся со стороны канала 1 ЦВИ 1 при .обнаружении неисправности по ЦВМ 2.

Таким образом предложенный адаптер канал-канал в отличие от известных устройств обладает более широкими. функциональныии возможностями: обеспечивает воэможность контроля адаптера канал-канал с помощью одной ЦВМ, входящей в вычислительный комплекс без механической перекоммутации разъемов и/или переключения на резервную ЦВМ беэ механической перекоммутации разъемов, построение вичислительного комплекса из четыРех ЦВИ, каждая иэ которых способна производить обмен с двумя другиMR °

1067492

Составитель В Иаксимов

Редактор К.Волощук Техред Л.Пилипенко Корректор А.Повх

Филиал ППП Патент, г. Ужгород, ул. Ироектная, 4

Рл4 ие6

Ол 11 ют 8 стжндО

upguФаю

Заказ 11210/52 Тираж )699 Подписное

BHHHIIH Государстве4ного комитета СССР по делам изобретений и открытий

133035, Иосква, Ж-35, Раушская наб., д. 4/5

Р к8 кУ кЮ к.7 ко

Х Ю сммж гю лщаФ врц