Адресная система постоянного запоминающего устройства с линейной выборкой

 

АДРЕСНАЯ СИСТЕМА ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА С ЛИНЕЙНОЙ ИЛБОРКОЙ по осйовному авт. св. 796911, отличающаяся тем, что, с целью увеличения информационной емкости устройства при сохранении его быстродейстл ВИЯ, в него введены дополнительные кодовые провода и диоды, ключи и третий дешифратор, причем коллектор каждого транзистора первой группы через основной и дополнительный кодовые провода последовательно соединен с основным и дополнительным диодами, включенными в прямом направлении по отношению к току опроса , и подключен к одним выводам соответствующих ключей, другие выводы которых соединены с источником питания, управляющие входы ключей соединены с соответствующими выходами третьего дешифратора.

СШ)3. СОВЕТСНИХ

СОЩИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ЬСЮ011 С 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 796911 (21) 3476435/18-24 (22) 28..07. 82 (46) 15.01.84. Бюл. Р 2 (72) В.Д.Глушков, С.В.Журова, В.В.Хижняк и A.A.ßêîâëåâ (53) 681. 327. 66 (088. 8) (56) 1. Авторское свидетельство .СССР

Р 796911, кл. 6i 11 С ll/02, 1978 (прототип) ° (54)(57) АДРЕСНАЯ СИСТЕМА ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА С ЛИНЕЙНОЙ ВЫБОРКОЙ по основному авт. св. Р 796911, о т л и ч а ю щ а я с я тем, что, с целью увеличения информационной емкости устрой„.SU„„30 А ства при сохранении его быстродейст вия, в него введены дополнительные кодовые провода и диоды, ключи и третий дешифратор, причем коллектор каждого транэистора первой группы череэ основной и дополнительный кодовые провода последовательно соединен.с основным и дополнительным диодами, включенными в прямом направлении по отношению к току опроса, и подключен к одним выводам соответствукщих ключей, другие выводы которых соединены с источником питания, управляющие входы ключей соединены с соответствующими выходами третьего дешифратора.

1067532

Изобретение относится к автоматике и вычислительной технике, а именно постоянным запоминающим устройствам трансформаторного типа.

По основному авт. св. Р 796911 известно устройство, содержащее дешифраторы и две группы транзисторов.

Транзисторы первой группы образуют матрицу, н которой базы транзисторов каждого столбца соединены между собой и с соответствующим выходом первого дешифратора, эмиттеры транзисторов каждой строки соединены между собой и с коллектором соответстнующего транзистора второй группы, коллекторы транзисторов первой группы соединены с кодовыми проводами, а кодовые гровода через диоды, включенные н прямом направлении по отношению к току опроса, соединены с ис точником питания, база каждого транзистора нторой группы соединена с соответствующим выходом второго де,шифратора, а эмиттеры соединены между собОй и через токазадающий резистор с шиной нулевого потенциала (11.

Недостатком известного устройст на является то, что на каждый кодовый провод требуется адин транзистор первой группы. Поэтому при увеличении информационной емкости ЗУ, например, н 2 раза, во столько же раз возрастает количество транзисторов первой. группы и увеличивается число транзисторов второй группы, а это ведет к значительным,затратам по оборудованию.

Цель изобретения — увеличение информационной емкости при сохранении быстродействия адресной системы постоянного запоминающего устройства с линейной выборкой.

Поставленная цель достигается тем, что н адресную систему постоянного запоминающего устройства с линейной выборкой введены дополнительные кодовые пронода и диоды, ключи и третий дешифратор, причем коллектор каждого транзистора первой группы через основной и дополнительный кодовые провода последовательно соединен с основным и дополнительным диодами, включенными в прямом направлении по отношению к току опроса, и подсоединены к одним выводам соответствующих ключей, другие выводы которых соединены с источником питания, управляющие входы ключей соединены с соответствующими выходами третьего дешифратора.

На чертеже представлена схема предлагаемого устройства.

Устройство содержит транзисторы первой группы 1, образующие матрицу, ь которой. базы транзисторон какдого столбца соединены с соответствующими выходами 2 первого дешифратора 3, а эмиттеры транзисторов каждой строки соединены с коллектором соответствующего транзистора нторой группы 4. База каждого транзистора второй группы 4 соединена с соответствующим выходом 5 второго дешифратора б, а эмиттеры соединены через токозадающий резистор 7 с шиной нулевого потенциала. Коллектор каждого транзистора первой группы и через основной и дополнительный кодо)0 ные провода 8 и 9, соединенные последовательно с основным 10 и дополнительным 11 диодами, включенными н прямом направлении по отношению к току опроса, подключен к выводам ключей 12 и 13, выводы питания которых подсоединены к источнику питания 14, а управляющие входы ключей 12 и 13 подключены к выходам третьего дешифратора 15. Транзисторы 16 и 17 являются выбранными.

Устройство работает следукщим образом.

При обращении к устройству подается адрес ныбираемого слова. Один разряд адреса, относящийся к дополнительному дешифратору 15, с помощью последнего включает один иэ ключей, 15

25 например 12, на выходе которого формируется напряжение источника 14, Одноврвмвнно с включением третьвго дешифратора 15 включается второй дешифратор б, который включает один из транзисторов второй группы 4, в и выключает другой ключ 13, на выходе которого формируется нулевое напряжение. Рак как до рассматриваемого момента времени находится адрес, обуславлинающий на одном из ключей высокий уровень (в рассматриваемом случае это ключ 13), а на другом— нулевое напряжение, то на коллекторах транзисторов первой группы 1 через диоды 11 и кодовые провода 9 присутствует, напряжение источника 14, 40 а н се диоды 10, подключенные соответственно анодами к неныбранному клю-. чу 12, обратно смещены. Переключение ключвй 12 и 13 (наихудший случай н отношении помех) вызывает переэа45 ряд емкостей переходов диодов через следующие цепи: основные диоды 10 основные кодовые провода 8 — дополнитвльныв кодовые провода 9 — дополнительные диоды 11. В результате всв

50 дополнительные диоды 11 оказываются обратно смещенными, а основные диоды 10 — под нулевым напряжением. Переключение ключей 12 и 13, переэаряд емкостей переходов диодов и процесс

55 протекания токов помех в кодовых проводах производится за период времени до включения выбранного транзистора первой группы, например транэисстора 16. Таким образом, быстродействие адресной системы остается таким жв, как и у прототипа.

1067532 данном случае транзистор 17, после чего начинается работа первого дешифратора 3, включающего по базам определенные транзисторы первой группы 1. Описанная последовательность включения дешифраторов 6 и 3 обес- 5 печивает отсутствие ложного срабатывания выбранных по базе (но не выбранных по эмиттеру) транзисторов первой группы и.надежное включение только одного транзистора первой 10 группы (в данном случае транзистора 16). B результате включения транзистора 16 посоединенные к нему основной 8 и дополнительный 9 кодовые провода через транзисторы 16 и 17 оказываются подключенными к токозадающему резистору .7. В результате через выбранный в рассматриваемом случае основной кодовый провод Ц, подключенный к транзистору 16; начинает протекать. рабочий ток. Вместе с этим через дополнительный кодовый провод 9, соединенный с транзистором 16, протекает ток помехи, определяемый изменением во времени напряжения на коллекторе выбранного транзистора 16. Однако величина этого тока существенно не сказывается на соотношении сигналпомеха, по отношению к прототипу.

В предлагаемой адресной системе ПЗУ принципиально возможно увеличение числа. дополнительных проводов, подсоеди не нных к коллекторам тра н зисторов группы 1, до трех, семи и т. д.

Однако, при зтом ухудшается соотношение сигнал-помеха, особенно по фронту рабочего тока в кодовом проводе, и тем самым ухудшается быстродействие устройства в целом.

Таким образом, предлагаемое техническое решение позволяет в 2 раза увеличить информационную емкость устройства при незначительных дополнительных затратах: добавляются лишь диоды ll и два ключа 12 и 13. Дешифратор 15 практически может отсутствовать, а ключи 12 и 13 подключаются соответственно к прямому и инверсно му выходам триггера старшего разряда адреса. Кроме того, предлагаемое устройство при сохранении информационной емкости по сравнению с прототипом позволяет вдвое сократить число транзисторов группы 1 и группы 4, а также число выходов второго дешифратора б. В обоих случаях при сохранении быстродействия имеет место заметное увеличение плотности хранения информации: в первом случае в 1,5-1,7 раза. во втором — в 1,31,4 раза. За счет сокращения аппаратурных затрат предлагаемое техническое решение позволяет увеличить надежность устройства в целом.

10б7532

Составитель A.Дерюгин

Редактор А.Гулько Техред И.Метелева . Корректор Ю.Макаренко

Заказ 11217/54 Тираж 581 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений H отКрытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r.Óæãîðîä, ул.Проектная, 4