Резервированное трехканальное устройство

 

1. РЕЗЕРВИРОВАННОЕ ТРЕХКАНАЛЬНОЕ УСТРОЙСТВО, содержащее в каждом канале резерируемый вычислительный блок, контрольный выход которого подключен к блоку контроля данного канала , выход которого соединен с соответствующими управляющими входами восстанавливающих блоков каждого канала, выходы которых являются информационными выходами устройства, отличающееся тем, что, с целью упрощения и повыщения надежнос ти , оно содержит генератор импульсов, и в каждом канале буферный запоминающий блок, формирователь адреса, мажоритарный блок и элемент И, каждый выход генератора импульсов соединен с синхронизирующим входом формирователя адресов одного из каналов, адресные выходы формирователя адреса каждого канала соединены с соответствующими входами мажоритарных блоков канала, а выходы переполнения - с соответствующими входами элементов И двух других каналов, выход элемента И каждого канала соединен с нулевым установочным .входом формирователя адреса данного канала , выход мажоритарного блока в каждом канале является адресным выходом устройства и соединен с вторым адресным входом буферного запоминающего блока, второй информационный вход которого является информационным входом устройства, второй информационный выход буферного запо.минающего блока каждого канала соединен с соответствующими информационными входами восстанавливающих блоков всех каналов, а первый адресный вход и информационные вход и выход буферного запоминающего блока каждого канала соединены соответственно с адресным выходом , информационными выходом и входом резервируемого вычислительного блока данЧ ) ного канала. 2. Устройство по п. 1, отличающееся тем, (Л что буферный запоминающий блок содержит первый и второй дещифраторы, первый и второй коммутаторы, первые и вторые элементы памяти, информационные входы которых соединены с первым информационным входом блока, управляющие входы - с соответствующими выходами первого дещифратора , а выходы через второй коммуО5 татор - с вторым информационным выходом QO ISD блока, информационные входы первых элементов памяти соединены с вторым инфорО 4:: мационным входом блока, управляющие входыс соответствующими выходами второго дещифратора, а выходы через первый коммутатор - с первым информационным выходом блока, первый адресный выход которого соединен с адресными входами первых дещифратора и коммутатора, а второй адресный вход - с адресными входами вторых дешифратора и коммутатора.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ÄÄSUÄÄ1069204

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3310887/18-24 (22) 30.06.81 (46) 23.01.84. Бюл. № 3 (72) Г. К. Алдабаев, К. И. Диденко, А. Н. Копарев, В. Н. Николенко и A. А. Ручинский (71) Научно-производственное объединение по системам автоматизированного управления (53) 681.2.083 (088.8) . (56) 1. Авторское свидетельство СССР № 562822, кл. G 06 F 11/00, 1975.

2. Авторское свидетельство СССР № 506859, кл. G 06 F 11/00, 1973.

3. Авторское свидетельство СС СР № 546886, кл. G 06 F llj 20, !9?3 (прототип). (54) (57) 1. РЕЗЕРВИРОВАННОЕ ТРЕХКАНАЛЬНОЕ УСТРОЛСТВО, содержащее в каждом канале резерируемый вычислительный блок, контрольный выход которого подключен к блоку контроля данного канала, выход которого соединен с соответствующими управляющими входами восстанавливающих блоков каждого канала, выходы которых являются информационными выходами устройства, отличающееся тем, что, с целью упрощения и повышения надежности, оно содержит генератор импульсов, и в каждом канале буферный запоминающий блок, формирователь адреса, мажоритарный блок и элемент И, каждый выход генератора импульсов соединен с синхронизирующим входом формирователя адресов одного из каналов, адресные выходы формирователя адреса каждого канала соединены с соответствующими входами мажоритарных блоков канала, а выходы переполнения — с соответствующими входами элементов И двух других каналов, выход элемента И каждо5(Ц Н 05 К 10/00; G 06,,F 11 20 го канала соединен с нулевым установочным входом формирователя адреса данного ка/ нала, выход мажоритарного блока в каждом канале является адресным выходом устройства и соединен с вторым адресным входом буферного запоминающего блока, второй информационный вход которого является информационным входом устройства, второй информационный выход буферного запоминающего блока каждого канала соединен с соответствующими информационными входами восстанавливающих блоков всех каналов, а первый адресный вход и информационные вход и выхбд буферного запоминающего блока каждого канала соединены соответственно с адресным выходом, информационными выходом и входом резервируемого вычислительного блока данCl ного канала.

2. Устройство по п. 1, отличающееся тем, / Я что буферный запоминающий блок содержит первый и второй дешифраторы, первый и второй коммутаторы, первые и вторые элементы памяти, информационные входы которых соединены с первым информационным входом олока, управляющие входы — с соответствующими выходами первого де- () шифратора, а выходы через второй комму- Я татор — с вторым информационным выходом блока, информационные входы первых элементов памяти соединены с вторым информационным входом блока, управляющие () входы — с соответствующими выходами вто- рф рого дешифратора, а выходы через первый коммутатор — с первым информационным выходом блока, первый адресный выход которого соединен с адресными входами первых дешифратора и коммутатора, а второй адресный вход — с адресными входами вторых дешифратора и коммутатора.

1

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых системах при повышенных требованиях к их надежности.

Известно трехканальное мажоритарнорезервированное устройство, содержащее в каждом канале резервируемый блок, соединенный с блоком контроля, мажоритарный элемент и элемент И (1).

Известно также резервированное устройство, содержащее в каждом канале резервируемый блок, мажоритарный элемент контроля, восстанавливающий орган и элемент

И T2).

069204

10

2 кайале является адресным выходом устройства и соединен с вторым адресным входом буферного запоминающего блока, второй информационный вход которого является информационным входом устройства, второй информационный выход буферного запоминающего блока каждого канала соединен с соответствующими информационными входами восстанавливающих блоков всех каналов, а первый адресный вход и информационные вход и выход буферного запоминающего блока каждого канала соединены соответственно с адресным выходом, информационными выходом и входом резервируемого вычислительного блока данного канала.

llаиболее близким по технической сущности к изобретению является резервиро:.ацное трехканальное устройство, содержаi4». в каждом канале резервируемый вычислитсльный блок, контрольный выход которо;0 по.цключен к блоку контроля данного ка.:а. ::, выход которого соединен с соответг»> ющими управляющими входами восстаиавл >вающих блоков каждого канала, выходы которых являются информационными вь! хо.1ами устройства (3).

Недостатком всех упомянутых устройств является то, что их функционирование возможно только при синхронной работе резервируемых вычислительных блоков каждого ка::>ила. Осуществление же синхронизации .,«..кду ними требует больших аппаратурных затрат. Кроме того, при синхронной работе резервируемых вычислительных блоков воздействие помехи приводит к формированию .н>жной информации во всех трех каналах, >як как в момент воздействия помехи все они осуществляют обработку одной и той же информ ации.

Цель изобретения — упрощение и повышение надежности.

Поставленная цель достигается тем, что ре:.»рвированное трехканальное устройство, »од=ржа1цее в каждом канале резервируемый вычислительный блок, контрольный выход которого подключен к блоку контроля данного канала, выход которого соединен с соответствующими управляющими входами восстанавливающих блоков каждого кана,>а, выходы которых являются информационными выходами устройства, содержит ген»ратор импульсов, и в каждом канале буферный запоминающий блок, формироватс,t адреса мажоритарный блок и элемент

И, каждый выход генератора импульсов соединен с синхронизирующим входом формирователя адресов одного из каналов, адресные выходы формирователя адреса каж.п>го канала соединены с соответствующими входами мажоритарных блоков каждого канала, а выходы переполнения — с соотве1 ствующими входами элементов И двух других каналов, выход элемента И каждого канала соединен с нулевым установочным входом форМирователя адреса данного канала, выход мажоритарного блока в каждом

Кроме того, буферный запоминающий блок содержит первый и второй дешифраторы, первый и второй коммутаторы, первые и вторые элементы памяти, информационные входы которых соединены с первым информационным входом блока, управляющие входы — с соответствующими выходами первого дешифратора, а выходы через второй коммутатор — с вторым информационным выходом блока, информационные входы первых элементов памяти соединены с вторым информационным входом блока, управляющие входы — с соответствующими выходами второго дешифратора, а выходы через первый коммутатор — с первым информационным выходом блока, первый адресный вход которого соединен с адресными входами первых дешифратора и коммутатора, а второй адресный вход — с адресными входами вторых дешифргтора и коммутатора.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 — функциональная схема буферного запоминающего блока; на фиг. 3 и 4 — примеры реализации соответственно формирователя адреса и восстанавливающего блока.

Устройство (фиг. 1) содержит резервируемые вычислительные блоки 1, блоки 2 контроля данного канала, буферные запоминающие блоки 3, формирователи 4 адреса, элементы И 5, мажоритарные блоки 6, восстанавливающие блоки 7 и генератор 8 импульсов, входь> 9, выходы 10 и 11.

Буферный запоминающий блок (фиг. 2) содержит первые коммутатор 12 и дешифратор 13, первые элементы 14 памяти, вторые элементы 15 памяти, вторые дешифратор 16 и коммутатор 17.

Формирователь адреса (фиг. 3) содержит счетчик 18 и элемент HF. 19.

Восстанавливающий блок (фиг. 4) содержит элементы И-НЕ 20 — 22 и мажоритарный элемент 23.

Устройство работает следующим образом.

В соответствии с единой циклической программой каждое резервируемое вычислительное устройство 1 обменивается информацией с объектом управления через.1069204

3 буферное запоминающее устройство 3 своего канала.

При этом резервированное вычислительное устройство 1 каждого канала независимо одно от другого устанавливает последовательность адресов и соответствующую этим адресам информацию, поступающих соответственно на первые адресный и информационный входы буферного запоминающего блока 3. В буферном запоминающем блоке 3 по установленным адресам происходит запись информации в выбранные первым дешифратором 13 вторые элементы 15 памяти и чтение выбираемой первым коммутатором из первых элементов 14 памяти информации, поступающей на первый ийформациойный выход буферного запоминающего блока 3. 15

При отказе резервируемого вычислительного блока 1, например первого канала, на соответствующий управляющий вход восстанавливающего блока 7 каждого канала поступает сигнал от блока 2 контроля. В восстанавливающем блоке 7 этот сигнал поступает на один из входов элемента ИНЕ 20.

Обмен информацией между объектом управления и буферными запоминающими блоками 3 происходит следующим образом.

В каждом канале под действием импульсов генератора 8, поступающих на синхронизирующий вход формирователя 4 адреса, счетчик 18 увеличивает свое содержимое на единицу, что приводит к установке на адресном выходе формирователя 4 очередного адреса, а после прекращения действия предыдущего импульса до появления очередного на выходе элемента НЕ 19 появляется импульс, стробирующий установленный адрес. Сформированный формирователем 4 данного канала адрес после мажоритирова- 35 ния с адресами двух других каналов в блоке 6 поступает на второй адресный вход буферного запоминающего блока 3 и па адресный выход 11 устройства.

По установленному адресу информация с объекта управления через вход 9 устройства поступает на второй информационный вход буферного запоминающего блока 3, в котором записывается в выбранный вторым дешифратором 16 первый элемент 14 памяти. По этому 1ке адресу происходит чтение из выбираемого вторым коммутатором 17 второго элемента 15 памяти информации, поступающей через второй информационный выход буферного запоминающего блока 3 на соответствующий информационный вход восстанавливающих блоков 7 каждого канала.

В блоке 7 информация проходит через соответствующие элементы И-НЕ 20 — 22, мажоритируется элементом 23 и через выход восстанавливающего блока 7 поступает на выход 10 устройства.

При сбое формирователя 4 адреса в одном из каналов в конце цикла производится обнуление этого формирователя путем подачи сигнала на его нулевой установочный вход с элемента И 5 этого же канала, на входы которого поступают сигналы переполнения с выходов счетчиков 4 адресов двух других каналов.

Этим обеспечивается обмен информацией между объектом . управления и оуфернымн запоминающими блоками 3 в каждом цикле по единому начальному адресу.

Предлагаемое устройство отличается от известйых тем, что ие содержит аппаратных средств, предназначенных для синхронизации работы резервируемых вычислительных блоков, а также повышенной достоверностью функционирования, так как одновременное воздействие помехи на все каналы не приводит к ее искажению из-за того, что в один и тот же момент времени резервируемый вычислительный блок каждого канала производит обработку различной информации. Искаженная информация при этом восстанавливается двумя другими каналами.

1069204

49и8 1

Фиг 2

1069204 ,4др

Aa .

Синхр. дх.

ых. ереполнениЯ фуле8ои уст. /х

4)иг. 5

Ин4О. алых упр дА оды

Фиг 4

Составитель А. Конарев

Редактор А. Шандор Техред И. Верес Корректор М. Демчик

Заказ 11077/58 Тираж 7ХХ Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытии

1 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП <Патент», г. Ужгород, ул. Проектная, 4