Устройство для сопряжения вычислительной машины с датчиками

 

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С ДАТЧИКАМИ, содержащее счетчик каналов, первый выход которого подключен к информапйонному входу узла усилителей адреса канала, выходом подключенного к адресному входу блока оперативной памяти, второй выход счетчика каналов соединен с входом коммутатора каналов, группа входов которого является группой входов устройства, а вьтход подключен к первому входу компаратора, второй вход которого через преобразователь кода в напряжение подключен к первому разрядному выходу реверсивного счетчика, второй разрядный выход которого подключен к информационным входам элементов И первой группы, выходы которых через кодовые шины соединены с инФормагионными входами реверсивного счетчика и блока оперативной памяти, выход генератора тактирующих импульсов подключен к первому входу первого элемента И, выход которого подключен к первым входам второго и третьего элементов К, выходы которых подключены соответственно к входам сложения и вычитания реверсивного счетчика, управляющий вход которого подключен к единичному входу триггера управления, нулевой выход которого подключен к второму входу первого элемента И, выход первого элемента ИЛИ соединен с входом сброса реверсивного счетчика, отличающееся тем, что, с 1елью повьадения пропускной способности устройства , в него введены счетчик разности , регистр, схема сравнения,счетчик подряд идущих приращейий, два формирователя импульсов, выходной регистр , месть групп элементов И, блок управления и пять элементов ИЛИ, причем первый выход блока -управления подключен к выходу сброса счетчика каналов, первому входу первого элемента ИЛИ и управляющему входу блока оперативной памяти, второй выходк второму входу первого элемента ИЛИ и управляюгцему входу узла усилителей адреса каналов, а третий выход О в к нулевому входу триггера управления единичный вход которого подключен к СО выходу второго элемента ИЛИ, первый вход четвертого элемента И соединен с выходом первого элемента И, выход первого элемента ИЛИ соединен с первыми входами второго элемента ИЛИ, регистра и входами сброса счетчика подряд идущих приращений и счетчика разности, первый и второй знаковые входы которого подключены соответст-. венно к выходам второго и третьего элементов И и первому и второму входам третьего элемента ИЛИ, вторые входы второго, третьего и четы вертого элементов И подключены со4 ответственно к первому, второму и третьему выходам компаратора, выход четвертого элемента И подключен к второму входу второго элемента ИЛИ и управляющему входу схемы сравнения, выход третьего элемента ИЛИ подключен к счетному входу .счетчика разности , выход которого подключен к. первому информационному входу схемы сравнения и информационным входам элементов И второй группы, выходь которых подключены к рзторому входу регистра, ныход которого соединен с информапионными нходлми элементов И (третьей и четвортог; групп и вторым

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

09) (И) ОПИСАНИЕ ИЗОБРЕТ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3504201/18-24 (22) 29.09.82 (46) 30.01.84. Вюп, )) 4 (72) Т.А.Алиев и P.М.Кадымов (71) Институт кибернетики АН АЗССР (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Р 765798, кл.п 06 t" 3/04, 1978.

2. Авторское свидетегьство СССР

188757, кг.. Н 03 К 13/17, 1968 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ВЫЧИСЛИТЕЛЬНОЙ MMlHHbI С ДАТЧИКАМИ, содержащее счетчик каналов, первый выход которого подключен к инФормапионному входу узла усилителей адреса канала, выходом подключенного к адресному входу блока оперативной памяти, второй вьход счетчика. каналов соединен с входом коммутатора каналов, группа входов которого является группой входов устройства, а вьход подключен к первому входу компаратора, второй вход которого через преобразователь кода в напряжение подключен к первому разрядному выходу реверсивного счетчика, второй разрядный выход которого подключен к инФормационным входам элементов И первой группь, выходы которых через кодовь;е мины соединены с инФормационными входами реверсивного счетчика к блока оперативной памяти, выход генератора тактирующих импульсов подключен к первому входу первого элемента И, выход которого подключен к первьм входам второго и третьего элементов И, выходы которых подключены соответственно к входам сложения и вычитания реверсивчого счетчика, управляющий вход которого подключен к единичному входу триггера управления, нулевой выход которого подключен к второму входу первого

:элемента И, вь1ход первого элемента

ИЛИ соединен с входом сброса реверсивного счетчика, o тT л и ч а ю щ е е с я тем, что, с целью повышения пропускной способности устройства, в него введены счетчик разности, регистр, схема сравнения, счетчик подряд идущих приращений, два формирователя импульсов, выходной регистр, |честь групп элементов И, блок управления и пять элементов ИЛИ, причем первый вь1ход блока .управления подключен к вьходу сброса счетчика каналов, первому входу первого элемента ИЛИ и управляющему входу блока оперативной памяти, второй выход» к второму входу первого элемента ИЛИ и управляющему входу узла усилителей адреса канагов, а третий выход к нулевому входу триггера управления,i единичнь1й вход которого подключен к выходу второго элемента ИЛИ, первый вход четвертого элемента И соединен с выходом первого элемента И, выход первого элемента ИЛИ соединен с первыми входами второго элемента ИЛИ, регистра v. входами сброса счетчика подряд идущих приращений и счетчика разности, первый и второй знаковые входы которого подключень1 соответственно к выходам второго и третьего элементов И и первому и второму входам третьего элемента ИЛИ, вторые входы второго, третьего и четвертого элементов И подключены соответственно к первому, второму и третьему выходам компаратора, выход четвертого элемента И подключен к второму входу второго элемента ИЛИ и управляющему входу схемы сравнения, выход третьего элемента ИЛИ подключен к счетному входу .счетчика разности, выход которого подключен к. первому инФормационному входу схемы сравнения и инФормационным входам элементов И второй группы, выходы которых подключены к второму входу регистра, выход которого соединен с инФормационными входами -.лс.ментов И

t третьей и четнортой групп и вторым

1070540 информационным входом схемы сравнения, первый выход которой подключен к первому входу четвертого элемента

ИЛИ и управляющему входу счетчика подряд идущих приращений, первый выход которого соединен с информационными входами элементов И пятой и шестой групп, второй выход схемы сравнения подключен к первому входу пятого элемента ИЛИ, выход которого подключен к управляющим входам элементов И четвертой, пятой и седьмой групп и через первый формирователь импульсов — к второму входу четверто» го элемента ИЛИ и управляющим входам элементов И второй группы и выходного регистра и входу сложения счетчика подряд идущих приращений, второй выход которого подключен к второму входу пятого элемента ИЛИ, выход четвертого элемента ИЛИ подключен через второй формирователь импульсов к управляющим входам элементов И первой, третьей и пятой групп, к входу сложения счетчика каналов и первому входу блока управления, второй вход которого подключен к третьему выходу счетчика каналов, второй выход которого соединен с управляющими входами элементов И седьмой группы, выходы элементов И шестой, четвертой и седьмой групп подключены соответственно к первому, второму и третьему информационным входам выходного регистра, выходы элементов И третьей и пятой групп, второй вход регистра и информационный вход счетчика подряд идущих приращений через кодовые шины соединены с информационным входом блока оперативной памяти, выход генератора тактирующих импульсов подключен к третьему входу блока управления, четвертый

Изобретение относится к вычислительной технике и может быть использовано в АСУ технологическими процессами для подключения аналоговых датчиков в вычислительной ма- 5 шине (ВМ).

Известно устройство для сопряжения вычислительной машины с датчиками, содержащее узлы запуска преобразования, генераторы эталонного напряжения, нуль-органы, формирователи импульсов первой и второй группы, шифратор,.узел согласования, элемент ИЛИ, выходной регистр, генера- 15 тор импульсов времени, коммутатор, счетчик импульсов времени, элементы

И и линию связи (13. и пятый входы которого являются соответственно входами пуска и останови устройства, причем блок управления содержит регистр сдвига, триггер синхронизации, пятый и шестой элементы

И, шестой-девятый элементы ИЛИ и третий, четвертый и пятый формирователи импульсов, причем выход третьего формирователя импульсов соедииен с вторым выходом блока и через четвертый формирователь импульсов с третьим выходом блока, первый вход пятого элемента И соединен через пятый формирователь импульсов с первым входом блока, второй вход — с нулевым выходом триггера синхронизации, а выход — с первым входом шестого элемента ИЛИ, выходом соединенного с входом третьего формирователя импульсов, вторым входом — с четвертым входом блока, а третьим входом с первым выходом триггера сдвига, счетный и первый установочный- входы которого подключены соответственно к выходам шестого элемента И и седьмого элемента ИЛИ, второй установочный вход — к четвертому входу блока и первым входам седьмого, восьмого и девятого элементов ИЛИ, а второй выход — к второму входу седьмого, элемента ИЛИ, выход девятого элемента ИЛИ соединен с первым выходом блог ка, а второй вход — с пятым входом блока и вторым входом восьмого элемента ИЛИ, выход которого подключен к нулевому входу триггера синхронизации, единичный вход которого соединен с вторым входом блока, а единичный выход — с первым входом шестого элемента И, вторым входом подключенного к третьему входу блока.

Однако длительность цикла преобразования для каждого канала в указанном устройстве равна максимальной длительности цикла преобразования, что приводит к уменьшению общего быстродействия ввода информации в ЭВМ.

Кроме того, отсчеты каждого канала таких устройств состоят из (8-15)разрядных кодов,и они обычно содержат большую избыточность информации.

Наиболее близким по технической сущности к предлагаемому является многоканальный реверсивный преобразователь напряжения в цифровой код, содержащий счетчик каналов, схему формирования адреса канала, коммутатор каналов, нуль-орган, элемент НЕ, 2070540 памяти, второй выход — к второму входу первого элемента ИЛИ и управляющему входу узла усилителей адреса каналов, а третий выход — к нулевому входу триггера управления, единичный вход которого подключен к выходу второго элемента ИЛИ, первый вход четвертого элемента И соедичен с выходом первого элемента И, выход первого элемента ИЛИ соединен с первьвюи входами второго элемента ИЛИ, регистра и входами сброса счетчика подряд идущих приращений и счетчика разности, первый и второй знаковые в оды которого подключены соответственно к выходам второго и третьего элементов И и первому и второму входам третьего элемента ИЛИ, вторые входы второго, третьего и четвертого элементов И подключены соответственно к первому, второму и третьему выходам компаратора, и выход четвертого элемента И подключен к второму входу второго элемента ИЛИ и управляющему входу схемы сравнения, выход третьего элемента ИЛИ подключен к счетному входу счетчика разности, выход которого подключен к первому информационному входу схемы сравнения и информационным входам элементов И второй группы, выходы которых.подключены к второму входу регистра, выход которого соединен с информационными входами элементов И третьей и четвертой групп и вторым информационным входом схемы сравнения, первый выход которой подключен к первому входу четвертого элемента

ИЛИ и к управляющему входу счетчика подряд идущих приращений, первый выход которого соединен с информационными входами элементов И пятой и шестой групп, второй выход схемы сравнения подключен к первому входу пятого элемента ИЛИ, выход которого подключен к управляющим входам элементов И четвертой, пятой и седьмой групп и через первый формирователь импульсов к второму входу четвертого элемента ИЛИ и управляющим входам элементов И второй группы и выходного регистра и входу сложения счетчика подряд идущих приращений, второй выход которого подключен к второму входу пятого элемента ИЛИ, выход четвертого элемента ИЛИ подлючен через второй формирователь мпульсов к управляющим входам элеентов И первой, третьей и пятой рупп, к входу сложения счетчика каалов и первому входу блока управленя, второй вход которого подключен третьему выходу счетчика каналов, торой выход которогс соединен с правляющими входами элементов И едьмой группы, внходи элементов И естой, четвертой и седьмой групп одключены соответственно к первому, генератор тактирующих импульсов, преобразователь кода в напряжение, реверсивный счетчик-регистр, схему считывания кода, триггер управления приемом кода с вентилем, оперативное запоминающее устройство, вентили реве-5 рса, схему Фракции конца преобразования по данному каналу, состоящую из триггера знака ошибки, двух пар импульсно-потенциальных вентилей и элемента ИЛИ С23 ° 10

Недостаток данного устройства заключается в низкой пропускной способности, обусловленной передачей в ЭВМ полных кодов отсчетов всех каналов в машину и большой избыточностью информации.

Цель изобретения — повышение пропускной способности устройства путем сокращения избыточности передаваемой информации и умеяьшение времени обмена с ЭВМ.

Поставленная цель достигается тем, что в устройство, содержащее счетчик каналов, первый выход которо-. го .подключен.к информационному входу узла усилителей адреса канала, 25 выходом подключенного к адресному входу блока оперативной памяти, второй выход счетчика канала соединен с входом коммутатора каналов, группа входов которого является группой входов устройства, а выход подключен к первому входу компаратора, второй вход которого через преобра-. зователь кода в напряжение подключен к первому разрядному выходу ре- 35 версивного счетчика, второй разрядный выход которого подключен к информационным входам элементов И первой группы, выходы которых через ,кодовые шины соединены с информаци- 40 онными.входами реверсивного счетчика и блока оперативной памяти, выход генератора тактирующих импульсов подключен к первому входу первого элемента И, выход которого под- 45 ключен к первым входам второго и третьего элементов И, выходы которых подключены соответственно к входам сложения и вычитания реверсивного счетчика, управляющий вход которого подк чен к единичному входу 50 триггера управления, нулевой выход которого подключен к второму входу первого элемента И, выход первого элемента ИЛИ соединен с входом сбро! са реверсивного счетчика, введены 55 счетчик разности, регистр,:схема м сравнения, счетчик подряд идущих г приращений, два формирователя им- и пульсов, выходной регистр, шесть н групп элементов И, блок управления 60 к и пять элементов ЙЛИ, причем первый выход блока управления подключен к входу сброса счетчика каналов пер1 вому входу первого элемента ИЛИ и управляющему входу блока оперативной 65

1070540 второму и третьему информационным входам выходного регистра, выходы элементов И третьей и пятой групп, второй вход и информационный вход счетчика подряд идущих приращений через кодовые шины соединен с инфор- 5 мационным входом блока оперативной памяти, выход генератора тактирующих импульсов подключен к третьему входу блока управления, четвертый и пятый входы которого являются соот- !9 ветственно входами пуска и останова устройства, причем блок управления содержит регистр сдвига, триггер синхронизации,пятый и шестой элементы

И, шестой-девятый элементы ИЛИ и третий, четвертый и пятый формирователя импульсов, прячем выход третьего формирователя импульсов соединен с вторым выходом блока и через четвертый формирователь импульсов с третьим выходом блока, первый вход пятого элемента И соединен через пятый формирователь импульсов с первым входом блока, второй вход — с нулевым выходом триггера синхронизации, а выход — с первым входом шестого элемента ИЛИ, выходом соединенного с входом третьего формирователя импульсов, вторым входом — с четвертым входом блока, а третьим входом — с первым выходом регистра сдвига, счет-ЗО ный и первый установочный входы которого подключены соответственно к выходам шестого и седьмого элемента ИЛИ, второй установочный вхбд — к четвертому входу блока и первым вхо- 35 дам седьмого, восьмого и девятого элементов ИЛЙ, второй выход - к второму входу седьмого элемента ИЛИ, :,выход девятого элемента ИЛИ соединен с первым выходом блока, а второй вход - e пятым входом блока и вторым входом восьмого элемента ИЛИ, выход которого подключен к нулевому входу триггера синхронизации, единичный вход которого соединен с вторым входом блока, а единичный выход — с первым входом шестого элемента И, вторым входом подключенного к третьему входу блока.

На фиг.1 представлена структурная схема устройства, на фиг.2 функциональная схема блока управле- ния; на фиг.3 - то же, схемы сравнения.

Устройство (фиг. 1 ) содержит счетчики 1 каналов, узел 2 усилителей адреса каналов, коммутатор 3 каналов, компаратор 4, блок 5 управления, генератор 6 тактирующих импульсов, преобразователь 7 кода в напряжение, реверсивный счетчик 8, элементы И 9 первой группы, триггер 10 управления, первый, второй и третий элементы И 11-13 соответственно, блок 14 оперативной памяти, первый, второй, третий, четвертый и пятый 65 элементы ИЛИ 15-19 соответственно, счетчик 20 регистра, регистр 21, схе му 22 сравнения, счетчик 23 количества подряд идущих приращений, формирователи 24 и 25 импульсов (одновибраторы), четвертый элемент И 26, элементы И 27-32 второй, третьей, пятой шестой, четвертой и седьмой групп соответственно, выходной регистр 33 и шины 34 группы входов устройства.

На фиг.1 обозначены адресные шины 35 и кодовые шины 36 блока 14 оперативной памяти, а также входы 37-41 и выходы 42-44 блока 5 управления.

Блок 5 управления содержит (фиг.2) регистр 45 сдвига, триггер 46 синхро-, низации, пятый и шестой элементы

И 47 и 48, шестой-девятый элементы

ИЛИ 49-52 и третий, четвертый и пятый формирователи импульсов 53-55 соответственно.

Схема сравнения 22 (фиг.3) содержит элементы ИЛИ 56-64 и элементы

И 65-80.

Устройство работает следующим образом.

В начале работы сигнал пуска (" Начало ввода")с входа 40 (фиг.2) через элемент ИЛИ 51 устанавливает триггер 46 и все разряды регистра 45, кроме первого, в нулевое положение.

Первый разряд регистра 45 через элемент ИЛИ 50 устанавливается в единичное положение. Этот же сигнал через элемент ИЛИ 52 с выхода 42 обнуляет все ячейки блока 14 и через элемент ИЛИ 15 устанавливает счетчик 8, счетчик 20, регистр 21 и счетчики 23 в нулевое (исходное) состояние, а через элемент ИЛИ 16 — триггер 10 в единичное состояние. С выхода счетчика 1 нулевой код номера канала поступает на вход коммутатора 3. При этом измеряемый аналоговый сигнал нулевого канала от датчика 24 через коммутатор 3 поступает на первый вход компаратора 4. По сигналу

"Начало ввода" через элемент ИЛИ 49, задерживаясь на одновибраторе 54, на выходе 43 формируется строб, разрешающий прохождение через узел 2 от счетчика 1 адреса канала по адресным шинам 35.

По этому адресу из блока 14 по кодовым шинам 36 нулевой код (так как все ячейки бяока 14 были обнулены) принимается в счетчик 8, в регистр 21 и в счетчик 23 ° При этом на выходе преобразователя 7 образуется нулевой уровень напряжения, который поступает на вход компаратора

4. В зависимости от результата сравнения этого напряжения с измеряемой величиной нулевого канала, которая через коммутатор 3 поступает на первый вход, на одном из трех выходов компаратора 4 вырабатывается сигнал. Если значение измеряемой ве.

1070540

60 личины данного канала больше напря- 1 жения, поступающего на второй вход компаратора 4, то вырабатывается сигнал на втором выходе, который открывает элемент И 26. После этого сигнал, задержанный на одновибрато- 5 ре 55 с выхода 44, переключая триггер 10 в нулевое состояние, открывает элемент И 11. При этом импульсы с выхода генератора 6 через открытые элементы И .11 и 12 поступают на входы сложения счетчика 8. С поступлением каждого иэ этих импульсов содержимое счетчика 8 увеличивается на единицу. Благодаря этому на выходе преобразователя 7 образуется линейно-ступенчатое напряжение, высота каждой ступеньки которого равна весу младшего разряда счетчика 8.

Одновременно сигналы с выхода элемента И 12, поступая"на первый знаковий вход счетчика 20, фиксируют поположительный знак приращений и накапливаются, поступая на его счетный вход через элемент ИЛИ 17. Этот процесс продолжается до момента равенства значения измеряемой. величины со значением напряжения с выхода преобразователя .7. При этом на выходе компаратора 4 вырабатывается сигнал, который открывает элементИ 26, закрывает элемент И 12 и пре- 30 кращает поступление импульсов на входы сложения счетчиков 8 н 20, значения которых будут соответствовать значению измеряемой величины нулевого канала второго цикла 35 преобразования. Следующий сигнал генератора 6 через открытый элемент

И 26 поступает на управляющий вход схемы 22 сравнения, одновременно устанавливая триггеР 10 в единичное 40 состояние, прекращает прохождение импульсов генератора 6 через элемент И 11. При помощи сигнала с выхода элемента И 26 схемой 22 сравнения производится сравнение содержимых счетчика 20 и регистра 21, т.е. анализируется знак и значение измеряемой величины нулевого канала с нулевым кодом (содержимое счетчика 23 равно нулю).

Схема 22 сравнения (фиг.3) обеспечивает сравнение четырех разрядов счетчика 20 с четырьмя Разрядами регистра 21. В процессе преобразования входного сигнала в каждом цикле по сигналу с выхода элемента И 26 в схеме 22 сравнения происходит поразрядный анализ содержимых счетчика 20 и регистра 21. Во всех случаях, когда содержимое счетчика 20 не отличается от содержимого регистра 21, на первом входе схемы 22 сравнения формируется сигнал совпадения. В тех случаях, когда содержимое счетчика

20 отличается от содержимого регистра 21, на втором виходе схемы 22 сравнения формируется сигнал несов- падения.

Сигнал несовпадения переписывает содержимое счетчика 23, регистра 21, счетчика 1 через элемент ИЛИ

19 и элементы И 30-32 соответственно на выходной регистр 33. Этот же сигнал, задержанный одновибратором 24, записывает в счетчик 23 единицу, через элементы И 27 переписывает сс держимое счетчика 20 в регистр 21 и посылает содержимое выходного регистра 33 в ЭВИ. Далее этот сигнал через элемент ИЛИ 18 задерживается на одновнбраторе 25 и через элементы

И 9, 28 и 29 переписывает по кодовым шинам 36 содержимое счетчика 8, регистра 21, счетчика 23 в блок 14 по адресу, соответствующему содержимому счетчика 1, н, увеличивая содержимое счетчика 1 на единицу, формирует адрес очередного канала. По этому адресу через коммутатор 3 выбирается следующий, т.е. первый канал. Благодаря этому измеряемый аналоговый сигнал первого канала до датчика по шине .34 через коммутатор 3 поступает на вход компаратора 4.

Сигнал с выхода одновибратора

25 также поступает на вход 37 блока 5 (фиг.2), задерживается на одновибраторе 53 и через элементы И 7, ИЛИ 49 поступает на вход одновибратора 54. Задержанный сигнал с выхода 43 через элемент ИЛИ 15 (фиг.1) устанавливает счетчик 8, счетчик 20, регистр 21 и счетчик 23 в нулевое состояние и через элемент ИЛИ 16 триггер 10 в единичное состояние.

Этот же сигнал через узел 2 от счет- . чика 1 посылает адрес следующегопервого канала по адресным шинам

35. По этому адресу из блока 14 по кодовым шинам 36 нулевой код (так как блок 14 был обнулен) принимается в счетчик 8, в регистр 21 н в счетчик 23. После этого сигнал с выхода

44 переключает триггер 10 в нулевое состояние и аналогично вышеописан- ному происходит преобразование аналоговой величины первого канала.

В конце первого цикла.преобразования аналогичным образом происходит преобразование измеряемой аналоговой величины последнего канала, после чего счетчик 1 обнуляется, на его выходе получается сигнал переполнения, который поступает на вход 38 блока 5 °

При этом снова измеряемый аналоговый сигнал нулевого канала от датчика по шине 34 через коммутатор 3 поступает на первый вход компаратора 4.

Сигнал переполнения, который поступает на вход 38 блока 5 (фиг.2), устанавливает триггер 46 в единичное состояние. Этим самым закрывается элемент И 47, открывается элемент

1070540

И 48 и начинаются основные циклы пре. образования всех каналов.

Первый цикл преобразования всех каналов является подготовительным., В конце этого цикла в соответствующих адресах блока 14 будут находить- 5 ся полные коды цифровых отсчетов всех входных каналов.

Начиная с второго цикла преобразования импульсы с входа 39 блока 5 проходят открытый элемент И 48 и по- 10 ступают на вход регистра 45. Первым импульсом содержимое регистра 45 сдвигается на один разряд вправо, и на выходе первого разряда получается сигнал, который через элемент ИЛИ 49, g задерживаясь на одновибраторе ОВ1, с выхода 43 блока 5 управления через логический элемент ИЛИ 54 устанавливает счетчики 8,20 и 23, регистр

21 в нулевое состояние, а через элемент ИЛИ 16 — триггер 10 в единичное состояние и через узел 2 от счетчика 1 посылает адрес нулевого канала по адресным шинам 35. По этому адресу из блока 14 по кодовым шинам 36 в счетчик 8 принимается полный код цифрового отсчета, соответствующий значению измеряемой аналоговой величины нулевого канала первого цикла преобразования, в регистр 21 — знак и значение полного кода, а в счет- 30 чик 23 — единица. При этом на выходе преобразователя 7 образуется уровень напряжения, соответствующий значению отсчета нулевого канала первого цикла преобразования, который поступает 35 на второй вход компаратора 4. В.зависимости от результата сравнения этого напряжения с измеряемой величиной нулевого канала, которая через коммутатор 3 поступает на другой вход40 компаратора 4, на одном из трех выходов которого вырабатывается сигнал.

Если текущее значение измеряемой величины данного канала больше предыдущего, то сигналом на первом выходе открывается элемент И 12. Если текущее значение измеряемой величины данного канала равно предыдущему, то вырабатывается сигнал на втором выходе компаратора и открывается элемент И 26.

Если текущее значение измеряемой величины данного канала меньше предыдущего, сигнал на третьем выходе открывает элемент И 13. После это,го сигнал с выхода 44 блока 5, переключая триггер 10 в нулевое состояние, открывает элемент И 11.При этом, если значение измеряемой величины нулевого канала второго цикла преобразования больше значения первого цикла преоб- 69 разования, то импульсы с выхода генератора 6 через открытые элементы И 11 и 12 поступают на входы сложения счетчика 8. Благодаря этому на выходе преобразователя 7 от уровня напряжения, соответствующего предыдущему значению данного канала, образуется линейно-ступенчатое возрастающее напряжение, высота каждой ступеньки которого равна весу младшего разряда счетчика 8. Одновременно сигналы с выхода элемента И 12, поступая на первый знаковый вход счетчика 20, фиксируют положительный знак приращений и накапливаются через элемент

ИЛИ 17, поступая на его счетный вход.

Если значение измеряемой величины нулевого канала второго цикла преобразования меньше значения первого цикла преобразования, то импульсы с выхода генератора б через открытые элементы И 11 и 13 поступа- ют на входы вычитания счетчика 8.

Благодаря этому на выходе преобразователя 7 от уровня напряжения,соответствующего предыдущему значению канала, образуется линейно-ступенчатое уменьшающееся напряжение. При этом сигналы с выхода элемента И 13, поступая на второй знаковый вход счетчика 20, фиксируют отрицательный знак и через элемент ИЛИ 17, поступая на его счетный вход, накапливаются. Этот процесс проДолжается до момента равенства значения измеряемой величины значению напряжения с выхода преобразователя кода в напряжение. При этом на выходе компаратора 4 вырабатывается сигнал, который открывает элемент И 26, за-. крывает элементы И 12 и 13 и прекращает поступление импульсов на входы сложения или вычитания счетчика 8, содержимое которого соответствует значению измеряемой величины нулевого канала второго цикла преобразования, а в счетчике 20 находятся знак и значение разности отсчетов второго и первого циклов преобразования.

Начиная с этого цикла в счетчике 20 получается разность значений измеряемой величины соседних циклов данного канала.

Следующий сигнал генератора б через открытый элемент И 26 поступает на управляющий вход схемы 22 сравнения, одновременно устанавливая триггер 10 в единичное состояние, и прекращает прохождение импульсов генератора б через элемент

И 11. При помощи сигнала с выхода элемента И 26 схемой 22 сравнения производится сравнение содержимых счетчика 20 и регистра 21, т ° е. анализируется знак и значение приращений второго и первого циклов преобразоЭ Ф ваний. При сравнении знака и значения разности, находящейся в счетчике 20, с отсчетом, пропорциональным значению измеряемой величины данного канала, полученным в первом цикле и находящимся в регистре 21, на втором выходе схемы 22 сравнения получается сиг12

1070540

11

/ вает содержимое счетчика 20 в регистр

15 ется постоянным и равен промежутку времени, необходимому для получения и анализа максимально возможной раэ25

45

55 канала. Разрядность регистра 45 выбирается такой, что она позволяет производить выработку сигналов на вы-60

65 нал неравенства, который аналогично вышеописанному передает содержимые счетчика 23, регистра 21 и счетчика

1 через элемент ИЛИ 19 и элементы

И 30-32 на выходной регистр 33. Этот же сигнал, задержанный одновибратором 24, записывает в счетчик 23 единицу, через элементы И 27 переписы21 и посылает содержимое выходного регистра 33 в ЭВМ; Далее этот сигнал

1 через элемент ИЛИ 18, задерживаясь на одновибраторе 25, через элементы

9,28 и 29 переписывает по кодовым шинам 36 содержимое счетчика 8, регистра 21, счетчика 23 и блока 14 по адресу, соответствующему содержимому счетчика 1 и формирует адрес следующего канала, начиная второй цикл опроса следующего канала.

Таким образом, на втором цикле преобразования каждого канала в выходной регистр 33 передаются номер канала и цифровые отсчеты измеряемой величины данного канала, полученные в первом цикле преобразования.

В других циклах цифровые отсчеты измеряемых величин в выходной регистр

33 не-выдаются, так как,зная только начальное значение измеряемой величины, знак, значение и количество подряд идущих одинаковых приращений и номер канала, всегда можно восстанавливать исходные сигналы.

Параллельно с процессом определения разности соседних отсчетов каждого входного канала каждый импульс генератора 6 поступает на вход 39 блока 5, где через элемент И 48 подается на вход регистра 45 и сдвигает содержимое на один разряд вправо. Регистр 45 является кольцевым, т.е. после осуществления определенного числа сдвигов на выходе последнего разряда вырабатывается сигнал, который через элемент ИЛИ 51 устанавливает в единичное состояние первый разряд регистра. После этого следующий импульс с выхода генератора б, проходя элемент И 48, осуществляет сдвиг единицы с первого разряда регистра 45 во второй, в результате чего на выходе первого разряда вырабатывается сигнал, который через элемент ИЛИ 49 и элементы задержки 54 и 55 с выходов 43 и 44 блока 5 аналогично вышеописанному осуществляет выбор информации следующего канала из блока 14, определение разности и анализ соседних отсчетов следующего ходах 43 и 44 через промежуток времени, в течение которого производится определение и анализ максимально возможной разности соседних отсчетов любого входного канала. Например, если максимально возможная разность, соседних отсчетов равна трем, то для определения:в счетчике 20 максимально возможной; разности необходимо три импульса генератора 6, которые сдвигают также содержимое регистра 45 на три разряда, а для анализа разности на схеме 22 сравнения требуется ещеодин импульс генератора б, осуществляющий сдвиг содержимого регистра 45 еще на один разряд. Таким образом, в данном случае разрядность регистра

45 должна быть равна четырем. Благодаря этому в устройстве шаг квантования входных сигналов по времени останости соседних отсчетов, который значительно меньше времени преобразования, необходимого для получения полного кода отсчета.

В конце второго цикла преобразования аналогичным образом происходит определение разности соседних отсчетов последнего канала, сравнение ее с полным кодом отсчета этого же канала, полученным в первом цикле преобразования, запись полного кода первого цикла преобразования и номера канала в выходной регистр

33, а также запись содержимых счетчика 8, регистра 21 и счетчика 23 в соответствующие ячейки блока 14, после чего начинается очередной третий цикл преобразования.

В третьем цикле преобразования выбор информации из.блока 14, определение и анализ разности соседних отсчетов каждого канала осуществляются аналогично второму циклу преобразования. Далее ри помощи сигнала с выхода элемента И 26 схемой 22, сравнения производится сравнение содержимых счетчика. 20 и регистра 21, т.е. анализируется знак и значение приращений второго и третьего циклов. преобразования. Начиная с третьего цикла преобразования во всех случаях, когда знак и значение приращений текущего вникла не отличается от знака и значения предыдущего цикла преобразования данного канала, на первом выходе схемы 22 сравнения выра- батывается сигнал,. который увеличивает содержимое счетчика 23 на единицу. Одновременно этот сигнал через элемент ИЛИ 18, задерживаясь на одновибраторе 25, через элементы И 9, 28 и 29, переписывает по кодовым шинам 36 содержимые счетчика 8, регистра 21 и счетчика 23 в блок 14 по адресу, соответствующему содержимому счетчика 1, и, увеличивая содержимое счетчика 1 канала на единицу, формирует адрес очередного канала.

14

В тех случаях, когда знак и значение приращений текущего цикла преи образования отличается от знака и значения предыдущего цикла преобразования данного канала, на втором выходе схемы сравнения 22 вырабатывается сигнал неравенства, который переписывает содержимые счетчика 23, регистра 21 и счетчика 1 через элемент ИЛИ 19 и И 30-32 на выходной регистр 33. Этот же сигнал, задер- 1О жанный на одновибраторе 24, записывает в счетчик 23 единицу, через элементы И 27 переписывает содержимое счетчика 20 в регистр 21 и посы лает содержимое выходного регистра

33 и ЭВМ. Далее этот сигнал через элемент ИЛИ 18, задерживаясь на одновибраторе 25, через элементы И 9, 28 и 29 переписывает по кодовым шинам 36 содержимые счетчика 8, регистра 21, счетчика 24 в блок 14 по адресу, соответствующему содержимому счетчика 1, формирует адрес очередного канала. Аналогичным образом происходит преобразование аналоговых величин следующих очередных каналов. !

В случае, когда количество подРяд идущих приращений равно единице, устройство будет работать аналогично вышеописанному. В тех случаях,,3О когда количество подряд идущих одинаковых приращений будет больше, чем максимальное значение содержимого счетчика 23, произойдет переполнение указанного счетчика. При этом на вы- 35 ходе его старшего разряда вырабатывается сигнал, который осуществляет запись содержимых регистра 21, счетчи- ка 23, счетчика 1 через выходной регистр 33 в ЭВМ, а также запись содержимых счетчика 8, регистра 21 и счетчика 23 в соответствующие ячейки блока 14.

В конце работы сигнал останова

"Конец ввода" с входа 41 блока 5 через элемент ИЛИ 51 устанавливает триггер 46 в нулевое состояние. Этот же сигнал через элемент ИЛИ 52 с выхода

42 устанавливает счетчик 8, триггер

10, блок 14, счетчик 20, регистр 21 и счетчик 23 в исходное положение.

Таким образом, в процессе работы устройства в ЭВМ вводится информация только в моменты, когда знак и значение приращений текущего цикла преобразования отличаются от знака и значения предыдущего цикла преобразования, благодаря чему происходит значительное сжатие информации. Полные коды цифровых отсчетов вводятся в ЭВМ только в моменты, соответствующие первому циклу преобразования, так как,зная только начальное значение измеряемой величины, знак, значение и количество подряд идущих оДинаковых приращений и номер кана-. ла, всегда можно восстановить исходный сигнал.

Вследствие накопления подряд идущих.одинаковых приращений происходит многократное сжатие объема информации, передача в ЭВМ производится значительно реже, что ощутимо уменьшает общее время обмена с ЭВМ.

1070540

Составитель В.фертлиб

Редактор Е.Кривина ТехредМ.Гергель Корректор А, Повх

Заказ 11682/45 ТираЖ 699 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35у Раушская наб., д.4/5

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная,4