Устройство для приема и адаптивного мажоритарного декодирования дублированных сигналов

 

СОКИ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3443807/18-24 (22) 28.05.82 (46) 15.02.84 Бюл. Р 6 (72) В.И.Клюнко, tO.B.Ùåðáèíà и О.П.Малофей (53) 621,398(088.8) (56) 1. Авторское свидетельство СССР

Иг 884163, кл. H 04 L 1/10, 1978.

2. Авторское свидетельство СССР

В 951732, кл. H 04 L 1/10, 1980 (прототип). (54)(57) 1, УСТРОЙСТВО ДЛЯ ПРИЕМА

И АДАПТИВНОГО МАЖОРИТАРНОГО ДЕКОДИРОВАНИЯ ДУБЛИРОВАННЫХ СИГНАЛОВ, содержащее счетчик, первый вход которого подключен к информационному входу устройства, выходы счетчика соединены с первыми входами формирователя сообщений и блока памяти, выходы которого соединены с вторыми входами счетчика, третий вход счетчика и второй вход формирователя сообщений подключены к сикхрониэирующему входу устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения информативности и достоверности устройства, в него введен анализатор сообщений, первый и второй выходы которого соединены соответственно с выходом устройс-..ва и третьим входом формирователя сообщений, первый, второй и третий выходы формирователя сообщений соединены со3(5)) G 08 С 19/16; Н 04 L 1 10 ответственно с первым, вторым и третьим входами анализатора сообще-. ний.

2. Устройство по и. 1, î т и ич а ю щ е е с я тем, что анализатор сообщений выполнен на регистре сдвига, блоке сумматоров, инверторе, делителе, переключателе, эле)ленте

ИЛИ-НЕ и элементе И, выход которого соединен с первым входом делителя, выход делителя соединен с первым управляющим входом переключателя, первый выход переключателя соединен с входом регистра сдвига, параллельный выход первого разряда которого через инвертор соединен с первым входом блока сумматоров, параллельные выходы остальных разрядов регистра сдвига соединены с соответствующими входами блока сумматоров, выходы которого через элемент ИЛИ-НЕ соединены с первым входом элемента И, последовательный выход регистра сдвига соединен с информационным входом переключателя, второй выход йереключателя и выход элемента И соединены соответственно с первым и вторым выходами анализатора сообщений, вход регистра сдвига, второй вход элемента И и второй управляющий вход переключателя соединены соответственно с первыМ, вторым и третьим входами анализатора сообщений.

10 73789

Изобретение относится к телемеханике и вычислительной технике и может быть использовано в адаптивных системах передачи дискретной информации по каналам связи низкого качества для коррекции ошибок при многократном дублировании сообщений.

Известно устройство для адаптивнОго мажоритарного декодирования, содержащее ключ, счетчик, накопитель и решающий блок, обеспечивающее высокую исправляющую способность (1), Однако такое устройство не позволяет осуществлять цикловое фазирование, что ограничивает его функциональные воэможности, 15

Наиболее близким к предложенному по технической сущности является устройство для адаптивного мажоритарного декодирования телемеханических

Дублированных сигналов, содержащее последовательно соединенные ключ, счетчик„ накопитель блок памяти), решающий блок (формирователь сообщения), анализатор фазирующего сигнала и селектор начальной фазы, при этом выход селектора начальной фазы соединен с одним иэ входов решающего блока, один иэ выходов которого соединен с входом ключа, а входы соединены с соответствующими входами счетчика и накопителя.

В данном устройстве последовательно принимаемые блоки, состоящие иэ одного фаэирующего и двух информационных сигналов равной длины, накапливаются и мажоритарно складываются, а затем по выделенному фаэирующему сигналу отыскивается фаэовое положение (2) .

Недостатком данного устройства является большая избыточность и низ- 40 кая достоверность принимаемой информации °

Цель изобретения — повышение информативности и достоверности устройства. 45

Поставленная цель достигается тем, что н устройство ля приема и ацаптивного мажоритарного декодирования дублированных сигналов, содержащем счетчик, первый вход которого подключен х информационному входу устройства, выходы счетчика соединены с первыми входами формирователя сообщения и блока памяти, выходы которого соединены с вторыми входами счетчика, третий вход счетчика и второй вход формирователя сообщения подключены к синхрониэирующему входу устройства, введен анализатор сообщений, первый и второй выходы которого соединены соотнетственно с ныходом устройстна и третьим входом формирователя сообщений, первый второй и третий выходы формирователя сообщений соединены соответ- 65 ственно с первым, вторым и третьим входами анализатора сообщений.

Кроме того, анализатор сообщений выполнен на регистре сдвига, блоке сумматоров, инверторе, делителе, переключателе, элементе И-HE.è элементе И, выход которого соединен с первым входом делителя, выход делителя соединен с первым управляющим входом переключателя, первый вход переключателя соединен с входом регистра сдвига, параллельный выход первого разряда которого через инвертор соединен с первым входом блока сумматоров, параллельные выходы остальных разрядов регистра сдвига соединены с соответствующими входами блока сумматоров, выходы которого через элемент ИЛИНЕ соединены с первым входом элемента И, последовательный выход регистра сдвига соединен с информацион— ным входом переключателя, второй выход переключателя и выход элемента И соединены соответственна с первым и вторым выходами анализатора сообщений, вход регистра сдвига, второй вход элемента И и второй управляющий вход переключателя соединены соответственно с первым, нторым и третьим входами анализатора сообщений.

На фиг. 1 представлена временная диаграмма, поясняющая порядок повторения сообщения; на фиг. 2 — структурная схема устройства; на фиг. 3функциональная схема формирователя сообщений и анализатора сообщений.

Один сеанс передачи включает k одинаковых блоков, каждый из которых состоит иэ двух подблоков: исходного сообщения, закодированного избыточным (л, k)кодом, и его "зеркального" относительно середины отображения, при этом младший разряд первого подблока инвертируется.

Величина определяется качеством используемого канала связи и заданной помехоустойчиностью. Для каналов очень низкого качества, на которые рассчитано предлагаемое устройство, величина k выбирается достаточно большой. В рассматриваемом примере k = 7.

Устройство (фиг. 2) содержит счетчик 1„ блок 2 памяти, формирователь 3 сообщений и анализатор 4 сообщений, вход 5 счетчика, первые входы б, 7 и 8, первый выход 9, третий вход 10, второй выход 11, второй вход 12, третий выход 13 формирователя, перный 14, второй 15 и третий

16 входы, первый 17 и второй 18 выходы анализатора, выход 19 устройства.

Счетчик 1 в рассматриваемом варианте содержит три двоичных разряда и предназначен для подсчета числа непринятых единиц для одноименных, 1073789 разрядов принимаемых повторений со- общения. Его параллельные выходы соединены с соответствующими входами блока 2 памяти, формирователя 3 и коммутируются синхроимпульсами (СИ).

Блок 2 памяти содержит три регист- 5 ра сдвига, куда записываются цифровые коды, считываемые со счетчика 1, при этом емкость каждого регистра

2 п разрядов. Его выходе соединены с соответствующими входами счетчи- 10 ка 1.

Формирователь 3 сообщений предназначен для выделения сообщения с коррекцией ошибок. Его выходы соединены с соответствукщими входами 15 анализатора 4 °

Анализатор 4 сообщений определяет фазовое положение принятого сообщения, проверку его на достоверность и выдачу получателю. 20

Формирователь 3 сообщений (фиг. 3) содержит элементы И 20 и 21, элементы ИЛИ 22, ключи 23 — 26, элемент

27 ИЛИ, хронизатор 28.

Элементы И 20 и,21 совместно с элементом ИЛИ 22 формируют элементы принимаемого сообщения из цифровых кодов, записываемых в блоке 2 памяти.

Ключи 23 — 26 предназначенй для коммутации входов б, 7 и 8 формирователя 3, выходов элементов И 20,21 и элемента ИЛИ 22 с входами элемента 27 ИЛИ.

Элемент ИЛИ 27 объединяет выходы ключей 23 — 26 и соединяет их с выходом 9 формирователя 3. 35

Хронизатор 28 осуществляет управление ключами 23 — 26 и работой анализатора 4 сообщений.

Анализатор 4 сообщений содержит инвертор 29, блок 30 сумматоров 31 â 40

31 по модулю два, элемент ИЛИНЕ 32, алемент И 33, делитель 34, регистр 35 сдвига, переключатель 36.

Инвертор 29 инвертирует первый разряд записанного в регистр 35 45

2 -разряднб о повторения. Он соединен с одним из входов первого сумматора 31 по модулю два в блоке 30 сумматоров 31 — 31п по модулю два.

Блок 30 содеРжит и сумматоров .31 — 31 по модулю два, на которых происходит сравнение симметричных относительно середины принимаемого сообщения элементов.

Элемент ИЛИ-BK 32 объединяет выходы блока 30 сумматоров 31 — 31 по модулю два и выдает сигнал о фазовом положении принимаемого сообщения на вход элемента И 33.

Элемент И 33 выдает сигнал о начале проверки на делитель 34 и о фазовом положении на вход хронизатора 28.

Делитель 34 делит и -разрядную .кодовую комбинацию на образующий полином и в случае необнаружения ошибки в принятом сообщении выдает сиг нал на переключатель 36.

Регистр 35 сдвига содержит 2 и разрядов, в него записывается результат мажоритарной обработки принимаемых блоков сообщения.

Переключатель 36 коммутирует выход регистра 35 с его входа на выход 17 анализатора 4 по сигналам с делителя 34 °

Устройство работает следующим образом.

Принимаемая информация из канала связи информация поступает на вход

5 устройства. Момент начала приема в общем случае может не совпадать с началом приема первого элемента принимаемого подблока. Допустим устройство начало работать с момента приема (+ 1) -ro элемента.

Тогда через 2 q тактов в первый регистр блока 2 записывается 28 — < конечных элементов первого блока и начальных элементов второго блока. При приеме госледующих элементов счетчик 1 подсчитывает число единиц / (= 1. 2, 3, ... 2и) в одноименных элементах, сдвинутых на тактов последовательностей, и соответствующие цифровые коды записываются в блок 2. На каждом (2n(p1) + Il -м такте,где f3 = 1, 3i начинается попытка выявления фазового положения. Так, например, для = 1 на первом такте хронизатор 28 открывает ключ 23, принимае- . мая информационная последовательность помимо записи в первый регистр блока 2 через вход б формирователя

3, ключ 23, элеме: т ИЛИ 27, выход 9 формирователя 3, вход 14 анализатора 4 записывается в регистр 35.

Через 2п тактов, когда регистр 35 окажется заполненным, ключ 23 закрывается,и хронизатор 28 с выхода 11 подает через вход 16 анализатор 4 сигнала о начале фазирования на вход элемента И 33 и через выходы

18 сигнала на переключатель 36, который замыкает цепь обратной связи регистра 35. Записанная в регистре 35 последовательность через переключатель 36 циклически сдвигается по цепи обратной, связи, при этом на блоке 30 сумматоров 31,—

31 по модулю два поэлементно сравниваются символы, симметричные относительно середины регистра 35.

Инвертор 29 необходим для того,, чтобы в фазовом положении обеспечить сигнал совпадения элементов, записанных в первом и последнем разрядах регистра 35. Инвертирование первого элемента передаваемого блока необходимо для того, чтобы исключить появление сигнала "Фазирование" на стыке двух соседних блоков °

В фазовом положении на выходе эле1073789 мента ИЛИ-HE 32 появляется сигнал, который через элемент И 33 поступа-! ет на вход 10 хронизатора 28 и на вход делителя 34, кроме того, сигнал с выхода 13 хронизатора поступает через выход 18 анализатора 4 на вход переключателя 36 и разрывает цепь обратной связи регйстра 35.

Так как делитель 34, соединенный с И-м выходом регистра 35 сдвига, начинает работать с момента фазирования, то через 7 тактов-в нем записывается результат деления второго подблока на образующий полином, а второй подблок переписывается в последние П разрядов регистра 35. Если 15 остаток от деления на образующий полином равен нулю, т,е. ошибок не обнаружено, то сигнал с делителя 34 поступает на вход переключателя 36, соединяет выход регистра 35 с выходом 17 анализатора 4, Сообщение выдается получателю на выход 19 устройства.

Если в течение 2 П тактов с начала фазирования фазовое положение не выявлено (Pi = 1 ) за счет имеющихся .ошибок или делитель 34 выявляет в принятом сообщении ошибки, т,е ° синхронизм окажется ложным, то осуществляется вторая попытка выделения синхронного положения принимаемыми блоков. На (4 и + 1} -м такте хронизатор 28 открывает ключ 24, и результат мажоритарной обработки первых трех блоков с входа 7 формирователя через ключ 24 и элемент ИЛИ 27 запи- 35 сывается в регистр 35, выталкивая имеющуюся в нем информацию (если он к этому времени не свободен). Еще через 2и тактов весь процесс повто- ряется аналогично описанному., 40

Если и в этом случае ошибки не исправлены (при P = 3), фазирующий сигнал не выделен и устройство про;— должает прием последующих блоков, на (8n + Ц -м такте хронизатор 28 от-4> крывает ключ 25, и мажоритарный результат пяти повторений передаваемого блока записывается в регистр 35.

Цсли ошибки исправлены правильно, то устанавливается фазовое положение и сообщение выдается получателю.

Если в принятых блоках снова окажутся неисправленные ошибки (при р

5), фаэирующий сигнал не выделен и продолжается прием последующих блоков, на (12 + 1) -м такте хронизатор 28 открывает ключ 26, в регистр 35 переписывается результат мажоритарной обработки семи повторений передаваемого блока, и начинает- 60 ся четвертая попытка определения фазового положения. Если ошибки исправлены, то устанавливается фазовое положение и сообщение выдается получателю на выход 19 устройства. 65

«Э

Предложенное устройство обладает более высокой технико-экономической эффективностью, чем известное. В из вестном устройстве фазирование по циклам осуществляется за счет допол нительной передачи в каждом подблоке и -разрядной фазирующей комбинации, что значительно увеличивает избыточность и снижает достоверность принимаемой информации (мажоритарной обработке подвергаются различные кодовые слова). В предложенном устройстве мажоритарной обработке подвергаются одинаковые кодовые слова, так как фаэирующая комбинация не передается, поэтому его исправляющая способность значительно выше.

В известном устройстве вероятность ошибочного приема элементарного символа определяется выражением

В

4 ., )4«ь! 3 2н2-(-!)

=2 Кгде л — кратность ошибки;

f3+ 1

В предлагаемом устройстве вероятность ошибочного приема элементарного символа определяется выражением

Выигрыш в исправляющей способности составляет

-р4-

Э кроме того, сам принцип вхождения в синхронизм в предложенном устройстве эквивалентен проверке на достоверность по критерию два из двух.

Вероятность необнаружения ошибки в этом случае составляет

Рэ

РМ

Пример. Пусть Р = 10" — 10, при этом в известном устройстве P -- 5, т.е. передается Зр и — 150 символов, а в предложенном устройстве P" = 7, т.е. передается

2 P n = 140 символов. Тогца

Р = 5 10, P", = 3 5 107

Р = 10 (3 5-10/ = 1: 2 10

-72 Ла

ИО

Выигрыш в исправляющей способности составляет

5 10, . -7

- Е1ОВыигрыш в достоверности g составля Z ет

Пусть в предложенном устройстве

5, т.е. передается 2 "п = 100

1073789

° 1004 = 33% .

Фиг.2

Составитель Н.Бочарова

Техред Л.Микеш корректор 0.5илак

Редактор Л.Веселовская

Заказ 334/49 Тираж 569 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, K-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 символов, в этом случае P> = 10

-"В это не хуже, чем в известном устройстве при P = 5.

Выигрыш в избыточности составляет

tO0a

3 и — 2P п

Ъ Рп

Технические преимущества заявляемого объекта по сравнению с базовым

;заключается в большей достоверности принимаемой информации и большей информативности устройства. При равном количестве передних символов выигрыш в достовернбсти g составиТ

4 8 ° 10 7раз и

Применение устройства в каналах связи очень низкого качества увеличивает их пропускную способность, так как устройство обеспечивает за-, 1О данную исправляющую способность при меньшем количестве переданных символов.