Отказоустойчивая вычислительная система

 

1. ОТКА ЗОУСТОЯЧИ ЛЯ ИЙИСЛИТЕЛЬНАЯ СИСТЕМА, содержащая системный блок памяти, N первых процессоров , к информс1ционным и угфавлщощим входам и выходам каждого из котоF ut подключены соответствующие аыХоды и входы одного из f первых блоков пгичяти, о тличающаяся тем, что, с целью повышения надежности и производительности, она содержит блок связи и три блока управления каждый из которых содержит второй процессор, второй блок пав«яти мультиплексор, четыре мажоритарных элемента и узел микропрогра 1а4вого управления, информационные вхсщы-выходы первых блоков памяти подключены через три инфс мацяонные магистра jra к соответствую м входам - шахо- . дам системного блока памяти и блока связи, три выхода обращени;я которого подключены к трем входам обращения каждого из первых блоков памяти, у которых выходы подключены соответрстг .венно к первой группе входов готовности блока связи, выходы запросов процессоров подключены соответственно к входам запросов блока связи, вторая группа входов готрвног сти подключена соответственно к выходам системного блока памяти ,/ каждый из трех входов обрёоцения блока связи подключен к выходу обращения соответствующего узла гдакроnpoxpaN04Horo управления, ащ есный вход каждого из которых соединен с адресным выходом второго процессора данного блока управления и подключен к адфесным входам cиcтe eIoгo блока памяти и первых блоков памят|;, у которых входы переключений соединены соответственно с выходами переключений процессоров, у которых 1ШХОДЫ обращения подключены к входам обращения системного блока памяти, Ёыходы прерываний - к входам прерыва . НИИ первых щюцессоров, контрольные выходы которых и контрольные ъахотл первых блоков памяти подключены соответственно и контрольным входам узлов микропрогршвшого управления, выходы § требований и останова блока связи подключены к входам требований и останова вторых процессоров, сиихро (шзирувяяий выход каждого из которых подключен к соответствующему сярнхро-У низиру ему вход у блок a с вязи, причем:te каждом же управления первый уп равля( выход второго процессора. подкяячеи к ущ авляющему входу второ го блока памяти, выход пресмвання 4 узла ввП{ройрогра1«м;:ого управления попкжочея к первому входу мажоритарО ного элемента« подключенного выходом к nis&jBoviy входу второго процессора, к входу которого подключен Овыхсш второго мажоритарного элемеита, подк;ше чеиного первым входом к выходу мульти1глексора, первый вход КОТОРОГО подключен к выходу второго блока памяти второй и третий входа которого подклаочены соответственно к инфс мас онному выходу и выходу запросов блока связи, четвертый вход - к контрольноьог выходу узла микропро11)ам:NBioro управления, первый и второй утфавляющие входы которого и первый и второй управляющие входы мультипг лексора подключены соответственно к втсфой группе управляющих выходов

ае а»

СОНИ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ";

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

AO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2Ц 3260579/18-24 (22) 16.03.81 (46) 28,02.8-4. Вюл. Р 8 (72) В.И,Антимиров и Т,С.Панова (53) 681. 3 (088. 8) . (56) 1, Патент США В 3909800, кл. 340-172,5 (О 06 У 15/00), опублик . 1975.

2. Панфилов И.В., Половко A.È, Вычислительные системы, И., Сов. радио, 1980, с.22-23, рис,2.5 (прототип). (54)(57) 1. ОТКАЗОУСТОЙЧИВАЯ МФХИСЛИТЕЛЬНАЯ СИСТЕМА, содержащая системный блок памяти, И первых процессоров, к информационным и управлео-.— щнм входам и выходам каждого из которых подключены соответствующие выходы и входы одного иэ Й первых г1яоков памяти, отличающаяся . тем, что, с целью повышения надежности н производительности, она содержит блок связи н три блока управления, каждый из которых содержит второй процессор, второй блок памяти мультиплексор, четыре мажоритарных элемента и узел микропрогравееого управления, информационные входы-вы» ходы первых блоков памяти подключены через трн информационные магистрали к соответствующим входам — выходам системного блока памяти и блока связи, три выхода обращения которого подключены к трем входам обращения каждого нз первых блоков памяти, у которых выходы подключены соответст". венно к первой группе входов готов ности блока связи, выходы запросов пефвых процессоров подключены соответственно к входам запросов блока связи, вторая группа входов готовно-. сти которого подключена соответственно к выходам системного блока памяти,(каждый из трех входов обращения блока связи подключен к выходу обра« щения соответствующего узла микро3(0 Н 05Е 10 00 006 F 15 16 програюеого управления, адресный вход каждого из которых соединен с адресным выходом второго процессора данного блока управления и подключен к адресным входам системного блока памяти и первых блоков памяти, у которых входы переключений соединены соответственно с выходами переключений вторых цроцессоров, у которых выходы обращения подключены к входам обращения системного блока памяти, выходы прерываний - к входам прерываний первых процессоров, контрольные выходы которых и контрольные выходы первых блоков памяти подключены соответственно к контрольным входам узлов микропрограммного управления, выходы Я требований н. останова блока связи подключены к входам требованый и остаиова вторых процессоров, синхронизирующий выход каждого из которых подключен к соответствующему сннхро низнрующему входу блока связи,йричем . е Я

Ь каждом блоке управления первый управляющий выход второго процессора подключен к управляющему входу вто го 5nelca памяти, выход прерывания узла мерейрограмм::ого управления подключен к первому входу мажоритар ного влемента подключенного выход к первому входу второго процессора к второму входу которого подключен вых<щ второго мажоритарного элемент поджюченного первым входом к выход мультиллексора, первый вход которого подключен к выходу второго блока па мяти второй н третий входы которог подключены соответственно к информа цнонному выходу и выходу запросов блока связи, четвертый вход — к контрольному выходу узла микропро раммного управления, первый н второй управляющие входы которого и первый и второй управляющие входы мультип= лексора подключены соответственно к второй группе управляющих выходов второго процессора, третья группа управляющих выходов которого подклю. чена к управляющим вхо31ам блока связи, адресный выход второго процессора подключен к первому входу третьего мажоритарного элемента, выход которого подключен к адресному входу второго блока памяти, соединенного информационным входом с информационныья входами узла микропрограммного управления, блока связи и выходом четвертого мажоритарного элемента, первый вход которого подключен к информационному выходу второго процессора, синхронизкрующим выходом

noäêëþ÷åííoão к синхронизирующему входу узла микропрограммного управле-. ния, вторые и третьи входы мажоритарных элементов соединены соответственно с первыми входами одноименных мажоритарных элементов соседнего блока управления, 2. Система по п. 1, о т л и ч а ющ а я с я тем, что узел микропрограммного управления содержит блок оперативной памяти, элемент ИЛИ-НЕ, элемент НЕ, два счетчйка, регистр неисправности, регистр сдвига, элемент ИЛИ, элемент И-НЕ, три элемента

И и блоК долговременной памяти, причем первый вход первого элемента

И, управляющие входы блоков оперативной н долговременной памяти и стробкрующкй вход регистра сдвига одк.

Мючены соответственно к первым управля- .

3ощкм входам узла, входы обнуления счетЮ чиков, регистра неисправности и регистра сдвига подключены к вторым управляю- щим входам узла микропрограммного управления, выход обращения которого является выходом первого элемента

И, второй вход которого соединен с выходом блока долговременной памяти, адресный вход которого соединен с выходом блока оперативной памяти и выходами первого и второго счетчиков, стробирующие входы которых соединены соответственно с выходаьы второго и .третьего элементов И, первые входы которых соединены со стробнрующим входом регистра сдвига, второй вход третьего элемента И соединен с выхо дом элемента НЕ, вход которого соединен с вторым входом второго элемента И и выходом регистра сдвига, информационный вход которого соединен соответственно с выходом регистра неисправности и входом элемента ИЛИ, выход которого является вы» ходом прерывания узла, контрольные входы которого соединены с входами элемента ИЛИ-НЕ, выход которого и инверсный выход регистра неисправности соединены с соответствующими входами элемента И-НЕ, выход которогс соединен с информационным входом регистра .неисправности и является коиI трольным выходом узла, синхронизирующий вход которого соединен со стробирующим входом регистра неисправности, а адресный и информационный входы — с соответствующиьм входами блока оперативной памяти.

Изобретение относится к вычислительной технике к может быть испопьВовано при построении цифровых вычислительных систем повышенной производительности и надежности. 5

Известна система обработки информации, содержащая процессор, соединенный с запоминающими устройствами

М периферийным процессором, В этой

6истеме задачу передачи данных и их

М®сткчной обработки по командам от центрального процессора выполняет ариферийный процессор fl), Недостатком данной системы явля@Фся узкая специализация периферийlotto и центрального процессоров, что

©й ракичивает повышение производительности при изменении состава задач. жроме того, отказ любого из блоков пРиводит к отказу система в целом, ЧФо снижает ее надежность.. 20

Известна вычислительная система, 6©держащая блоки оператквной памяти и внешней памяти, коммутатор и процессоров, каждый из которых имеет свои блоки памяти, Обмен информацией между процессорами и общим блоком памяти, в известной системе осуществляется через коммутатор f2) .

Однако известная система характеризуется недостаточной надежностью, так как отказ коьзаутатора приводит к отказу система, Кроме того, связь процессоров с блокаьм оперативной и внешней памяти через коммутатор с организацией режима ожидания очередного обслуживания снижает производительность система.

Цель изобретения - повышение надежности и нроизводительностк вычислительной систеваа.

Поставленная цель достигается тем, что в вычислительную систему, содержащую системный блок памяти,, М первых процессоров, к информационным и управляющим входам и выходам лени я, информационные входы-выходы первых блоков памяти подключены через три информационные магистрали к соответствующим входам-выходам системного блока памяти и блока связи, три выхода обращения которого подключены к трем входам обращения каждоблока. связи, выходы запросов первых. процессоров подключены соответствейно к входам запросов блока связи, вторая группа входов готовности которого подключена соответственно к выходам системного блока памяти, каждый из трех входов обращения блока связи подключен к выходу обращения соответствующего узла микропрограммного управления, адресный вход каждого из которых соединен с адресго блока управления и подключен к адресным входам системного блока

30 памяти и первых блоков памяти, у которых входы переключений соединены соответственно с выходами переключений вторых процессоров, у которых выходы обращения подключены к входам >5 обращения системного блока памяти, выходы прерываний — к входам нрерываний первых процессоров, контрольные выходы которых и контрольные выходы первых блоков памяти подключе- 40 ны соответственно к контрольным входам узлов микропрограммного управления, выходы требований и останова блока связи подключены к входам требований и останова вторых процессоров, синхронизирующий выход каждого из которых подключен к соответствующему синхронизирующему входу блока связи, причем в каждом блоке управления первый управляющий выход второго процессора подключен к управляющему входу второго блока памяти, выход прерывания узла ьыкропрограммного управления подключен к первому входу мажоритарного элемента, подключенного выходом к первому входу второго процессора, к второму входу которого подключен выход вто» рого мажоритарного элемента, подключенного первым входом к выходу мультиплексора, первый. вход которого подключен к выходу второго блока памяти, второй и третий входы которого подключены соответственно к информационному выходу и выходу запросов каждого из которых подключены соот- рольному выходу узла микропрограммветствующие выходы и входы одного ного управления, первый и второй из М первых блоков памяти, введены управляющие входы которого и первый блок связи и три блока управления, и второй управляющие входы мультип- каждый из которых содержит второй лексора подключены соответственно процессор, второй блок памяти, муль- 5 к второй группе управляющих выходов типлексор, четыре мажоритарных эле- второго процессора, третья группа мента и узел микропрограммного управ- управляющих выходов которого подключена к управляющим входам блока связи, адресный выход второго процес10 сора подключен к первому входу третьего мажоритарного элемента, выход .которого подключен к адресному входу второго блока памяти, соединенного информационным входом с информационго из первых блоков памяти, у кото- )5 ными входами узла микропрограммного рых выходы подключены соответствен- управления, блока связи и выходом но к первой группе входов готовности четвертого мажоритарного элемента,первый вход которого подключен к ии» формационному выходу второго процессора, синхронизирующим выходом подключенного к синхронизирующему входу узла микропрограммного управления, вторые и третьи входы мажоритарных элементов соединены соответственно с первыми входаье одноименных мажоритарных элементов соседнего блока управления. 4

Узел микропрограммного управления ным выходом второго процессора данно- содержит блок оперативной памяти, элемент ИЛИ-НЕ, элемент НЕ, два счет чика, регистр неисправности, регистр сдвига, элемент ИЛИ, элемент И-НЕ, три элемента И и блок долговременной памяти, причем первый вход первого элемента И, управляющие входы блоков оперативной и долговременной памяти и стробирующий вход регистра сдвига подключены соответственно к первым управляющим входам узла выкропрограммного управления, входы обнуления счетчиков, регистра неисправности и регистра сдвига подключены к вторым управляющим входам узла микропрограммного управления, выход обращения которого является выходом первого элемента И,. второй вход которого соединен с выходом блока долговременной памяти, адресный вход которого соединен с выходом блока оперативной памяти и выходаьы первого и второго счетчиков, стробирующие входы которых соединены соответственно с выходами второго и третьего-элементов И, первые входы которых соединены со стробирующим входом регистра сдвига, второй вход третьего элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом второго элемента И и выходом регистра сдвига, информационный вход которого

60 соединен соответственно с выходом регистра неисправности и входом элемента ИЛИ, выход которого является выходом прерывания узла микррпрог" раммйого управления, контрольные блока связи, четвертый вход — к конт-б5 входы которого соединены с входаьа

1077070 элемента ИЛИ-НЕ, выход которого и инверсный выход регистра неисправности соединены с соответствующими входами элемента И-НЕ,,выход которого соединен с информационным входом регистра неисправности и является

5 к он трольным выходом,узла микропро граммного управлени я, синхронизирующий вход которого соединен со стробирующим входом регистра неисправности, а адресный и,информационный входы — с соответствующими входами блока оперативной памяти.

На фиг. 1 изображена структурная схема отказоустойчивой вычиелительной системы; на фиг. 2 — структурная 15 схема блока управления; на фиг.3 структурная схема узла микропрограммного управления.

Отказоустойчивая вычислительная система содержит блок. 1 системной 2р памяти, М первых процессоров 2, h первых блоков 3 памяти, три блока

4 управления и блок 5 связи.

Блок 4 упр авле ни я содержит второй блок б памяти, второй процессор 7; узел 8 микропрограммного управления, мультиплексор 9 и четыре мажоритарных элемента 10-13, Узел 8 микропрограьщного управления содержит блок 14 оперативной памяти, элемент ИЛИ-НЕ 15, элемент

НЕ 16 первый 17 и второй 18 счетчики, регистр 19 неисправности, регистр 20 сдвига, элемент ИЛИ 21, элемент И-HE 22, первый 23, второй 35

24 и третий 25 элементы И и блок 26 долговременной памяти.

Система содержит первую 27, вторую 28 и третью 29 магистральные линии связи, информационную 30, адрес- 40 ную 31 и управляющие 32 шины процессоров 2; блоки 4 управления, содержащие группы управляющих выходов 33, выходы 34 синхронизации, выходы 35 обращения, информационные выходы 36, 45 первые и вторые группы входов 37 и 38 мажорнтации, группы выходов 39 мажоритации, информационные входы 40, входы 41 запросов, входы 42 требований, входы 43 останова, адресные выходы 44, выходы 45 прерывания, контрольные входы 46, выходы 47 обращения, выходы 48 переключения, блок 5 связи, включающий троированные входы

49 запросов, выходы 50 обращения, входы 51 и 52 готовности, первые 53, 55 вторые 54 и третьи 55 входы мажоритарных элементов 10-13, выход 56 прерывания узла 8 микропрограммного управления, выход 57 прерывания мультиплексора 9, информационный вход 58 60 второго процессора 7, первый 59 и второй 60 входы второго процессора 7, адресный вход 61 второго блока па-. мяти, информационный вход 62 угла микропрограммного управления, пер- 65 вый управляющий выход 63 второго процессора 7, первый вход 64 мультиплексора 9, контрольный выход 65 узла 8 микропрограммного управления, первые бб и вторые 67 управляющие входы узла 8 микропрограммного управления, синхронизирующий вход 68 узла 8 микропрограммного управления.

Все первые блоки 3 памяти связаны между собой, а также с блоками 5 связи и блоком 1 системной памяти через три магистральные линии 27-29 связи, которые могут быть использованы для подключения дополнительных блоков памяти или внешних систем.

Каждый первый блок 3 памяти связан с соответствующим первым процессором 2 через информационную 30, адресную 31 и управляющие 32 шины. Группы управляющих выходов 33 блоков 4 управления, а также выходы синхронизации 34, обращения 35 и информационные 36 соединены с соответствующими входами блока 5 связи, первые и вторые группы входов 37 и 38 и группы выходов 39 мажоритации блоков 4 управления связаны между собой. Информационные входы 40, входы запросов 41, требований 42 и останова 43 блоков 4 управления соединены с соответствующими выходами блока 5 связи . Троированные входы 49 запросов, блока 5 связи соединены с соответствующими выходами каждого из первых процессоров 2, троированные входы прерывания которых соединены с выходами 45 прерывания блоков 4 управления. Троированные контрольные выходы первых процессоров 2 и каждого первого блока 3 памяти соединены с контрольными входами 46 блоков 4 управления, выходы обращения 47 которых соединены с соответствующими входами системного блока 1 памяти. Выходы 48 переключения каждого блока 4 управления соединены с соответствующими входами переключения первых блоков 3 памяти. Адресный выход 44 каждого блока 4 управления соединен с соответствующими входами системного 1 и первого 3 блоков памяти. Выходы 50 обращения блока 5 связи соединены с соответствующими входами первых блоков 3 памяти, выходы сигналов готовности которых, а также выходы сигналов готовности системного блока 1 памяти соединены с соответствующими входами 51 и 52 блока 5 связи . Вторые и третьи входы 54 и 55 мажоритарных элементов 10-13 соединены со ответственно с первыми входами 53 о одноименных мажоритарных элементов соседнего блока 4 управления. Третьи входы мажоритарных элементов 10, 11 и 13 подключены соответственно к.выходу 56. прерывания узла 8 микропрограммного управления, выходу 57 прерывания мультиплексора 9 и информа1077070 ционному выходу 58 второго процессора 7, первый и второй входы 59 и 60 которого соединены соответственно с выходами мажоритарных элементов 10 и 11. Выходы мажоритарных элементов

12 и 13 соединены соответственно с адресным входом 61 второго блока 6 памяти и информационным входом 62. узла 8 микропрограммного управления, информационный выход .которого является информационным выходом 36 блока 4 управления и соединен с информационным входом второго блока 6 памяти. Управляющий вход второго блока 6 памяти соединен с первым управляющим выходом 63 второго процессо- 15 ра 7, а информационный. выход — с первым входом 64 мультиплексора 9, второй и третий входы которого явля-. ются соответственно информационным входом 40 и входом 41 запроса бло- 20 ка 4 управления. Четвертый вход мультиплексора 9 соединен с контрольным выходом 65 узла 8 микропрограммного управления, первые 66 и вторые

67 управляющие входы которого, а также первые и вторые управляющие входы мультиплексора 9 соединены со второй группой управляющих выходов второго процессора 7. Третья группа управляющих выходов 33, а также выходы прерывания 45, обращения 47, переключения 48, первый синхронизирующий выход 34 второго процессора 7 являются соответствующими выходами блока 4 управления, Второй синхронизирующий выход второго процессора 7 соединен с синхронизирующим входом

68 узла 8 микропрограммного управления. Адресный выход процессора 7 является адресным выходом блока 4 управления и соединен соответственно 40 с третьим входом 55 мажоритарного элемента 12 и адресным входом узла 8 микропрограммного управления, контрольные вход 46 и выход 47 обращения которого являются одноименными 45 входом и выходом блока 4 управления, входы останова 43 и требования 42 которого соединены с третьими и четвертыми входами процессора 7 .

Первый вход первого элемента И 23, управляющие входы блоков оперативной 14 и долговременной памяти 26 и .стробирующий вход регистра 20 сдвига подключены соответственно к первым управляющим входам 66 узла 8 микроппрограммного управления . Входы обнуления счетчиков 17 и 18 регистра 19 неисправности и регистра 20 сдвига подключены к вторым управляющим входам 67 узла 8 микропрограммного уп-. 60 равления, выход 47 обращения которо-. го является выходом первого элемен-; та И 23, Второй вход первого элемента И 23 соединен с выходом блока 26 долговременной памяти, адресный

65 вход которого соединен с выходом. блока 14 оперативной памяти и выхода. ми счетчиков 17 и 18. Стробирующие входы счетчиков 17 и 18 соединены соответственно с выходаьы второго элемента И 24 и третьего элемента

И 25, первые входы которых соединены со стробирующим входом регистра 20. сдвига. Втврой вход третьего элемента И 25 соединен с выходом элемента НБ 16, вход которого соединен с вторым входом второго элемента И 24,. и выходом регистра 20 сдвига. Информационный вход регистра 20 сдвига соединен соответственно с выходом регистра 19 неисправности к входом элемента ИЛИ 21, выход которого, является выходом 56 прерывания узла 8 микропрограммного управления, контрольные входы 46 которого соединены с входами элемента ИЛИ-НЕ 15. Выход элемента ИЛИ-НЕ 15 и инверсный выход регистра 19 неисправности соединены с соответствующими входами элемента

И-HE 22, выход которого соединен с информационным входом регистра 19. неисправности и является контрольным выходом 65 узла 8 микропрограммного управления. Синхронизирующий вход 68 узла 8 микропрограммного управления соединен со стробирующим входом регистра 19 неисправности, а адресный и информационный 62 входы — с соответствующими входами блока 14 оперативной памяти, Отказоустойчивая вычислительная система работает следующим образом.

По начальной команде запроса, поступающей через магистральные линии

27-29 связи, процессор 7 блока 4 уп равления выходит на операцию начальной загрузки блока 6 памяти и блока 14 оперативной памяти, в которые загружаются программа контроля или диспетчера основных задач (зависит от режима работы — проверка или вычисление), а также таблица распреде ления задач по процессорам 2 и блокам 3 памяти . Начальная информация может загружаться как с периферий-. ных устройств, так и из блока 1 си- стемной памяти, После загрузки программы диспетчера блоки 4 управления в синхронном режиме приступают к загрузке массивов программы и данных иэ блока 1 системной памяти в блоки 3 памяти с последовательным выводом процессоров 2 на программу. Блоки 4 управления формируют адреса.информации и управляющие сигналы выборки для системного блока 1 памяти, а для первых блоков 3 памяти форьыруют индивидуальные управляющие сигналы записи. Если несколько процессоров 2 назначены на работу в режим резервного счета, то блок 4 управления посылает при текущем адресе индиви-. дуальные сигналы сразу во все бло1077070

10 ки 3 памяти, процессоры 2 которых будут работать в режиме резервного счета одной и той же задачи. При этом узел 8 микропрограммного управления формирует физические (индивидуальные) сигналы обращения. По окон чании записи исходных массивов процессоры 7 блоков 4 управления формируют и посылают в управляющие шины сигналы прерывания. По этим сигналам соответствующие процессоры 2 опрашивают фиксированную ячейку своих блоков 3 памяти, в кОторой блок 4 управления сформировал адрес начала программы.

После вывода процессора 2 на прог- 15 рамму блок 4 управления контролирует продолжительность исполнения задания процессорами 2. По окончании решения или при необходимости получения данных процессор 2 Формирует . код в фиксированной ячейке своего блока 3. памяти, а на управляющую шину выставляет сигнал запроса. Сигналы запроса поступают на вход блока 5 связи, который формирует сигнал требования . Блок 4 управления пе этому сигналу опрашивает фиксированную ячейку соответствующего блока 3 памяти, обнуляет ее и обеспечивает передачу данных и команд из системного блока 1 памяти или между блоками 3 памяти, причем работа с блоками 3 памяти через магистральные связи осуществляется беэ прерывания работы процессора 2, который обращается в блок 3 памяти по второму входу. Адре 35 са информации списывания иэ одного, блока 3 памяти и записи в другой

Формирует блок 4 управления. Если несколько процессоров 2 работают в режиме резервного счета, то инфор- 40 мация вводится во. все резервные блоки 3 памяти. При одновременном обращении блока 4 управления и процессора 2 к разным модулям блока 3 памяти они обслуживаются одновременно. 45

В случае обращения их к одному моду.лю блока 3 памяти приоритет обслуживания представляется блоку 4 управления с приостановом работы процес-. сора 2 на один такт. Одновременно с передачей данных блок 4 управления ведет контроль, для чего процессор 7 ведет суммирование передаваемых слов и в конце сравнивает с конт рольной суммой, подготовленной для данного массива соответствующим процессором 2 в блоке 3 памяти, При возникновении отказа блока 3 памяти или процессора 2 сигнал с их контрольного выхода поступает .на контрольные входы 46 в блок 4 управления на узел 8 микропрограммногс управления. Сигналы о неисправности процессора 2 или блока 3 памяти фиксируются регистром 19 неисправности и поступают на входы элемента ИЛИ 21, сигнал с выхода 56 которого вызывает прерывание блока 4 управления.

После принятия блоком 4 управления информации с регистра по соответствующему сигналу осуществляется сброс регистра 19 неисправности. Блок 4 управления осуществляет восстановление отказавшего процессора 2 или блока 3 памяти перезаписью данных из правильно работающего резервного блока 3 памяти. Если отказ не устраняется, т.е. оказался неисправностью, то содержимое регистра 19 неисправности переписывается в сдвигающий регистр 20, разрешается его сдвиг и соответствующими счетчиками 17 и 18 определяется код очередной неисправности и код физического адреса неисправного блока, которые служат дополнением к базовому адресу, поступающему из блока 14 оперативной памяти, адрес которой соответствует математическому номеру задачи, поступающему по адресной шине при выполнении очередной команды. На выходе блока 26 долговременной паМяти

ФоРмируется скорректированный код обращения к блокам 3 памяти .

Таким образом, распределение задач, загрузки программ, обмен данными осуществляется только блоками управления, которые троированы. Поэтому отказ одного иэ них или одного из N первых процессоров с их блоками памяти не приводит к отказу сис-темы, хотя производительность снижается. Наличие М процессоров с блоками памяти, работающими в безотказном режиме, обеспечит в пределе повышение производительности в Й раэ.

Это позволяет ликвидировать пиковые вычислительные перегрузки, при которых неравномерность загрузки во времени достигает 8-10 раэ. Кроме того, на участках с пониженной вычислительной нагрузкой можно увеличить надежность система за счет включения групп процессоров в режим резервного счета. Такое построение систеваа позволяет организовать гибкое перераспределение надежности и производительности в процессе работы, что повыша ет эффективность системы.

1077070 (Рис f

Составитель В.Максимов

Редактор Ю.Ковач Техред C.Ëåãåçà Корректор О. Ти гор

Эаказ 274/54 Тираж 783 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Филиал ППП Патент, r.Óærîðîä, ул,Проектная, 4