Канал цветоразностных сигналов декодирующего устройства приемника секам

 

1. КАНАЛ ЦВЕТОРАЗНОСТНЫХ СИГНАЛОВ ДЕКОДИРУЮЩЕГО УСТРОЙСТВА ПРИЕМНИКА СЕКАМ, содержащий блок памяти , первый коммутатор и два цифроаналоговых преобразователя, соединенных входами с выходами первого кс |мутатора, при этом выходы первого и второго цифроаналоговых преобразователей являются выходами устройства, отличающийся тем,что, с целью повышения точности фиксации уровня чёрного, в него введены; блок управления, второй и третий коивлутаторы, логический блок и блок выравнивания уровня черного, причем первый вход блока выравнивания уровня чер.ного является входом устройства второй вход является входом стробирунщих импульсов, третий вход, соединенный с третьим входом первого коммутатора, является входом импульсов полустрочной частоты, а выход соединен с первьши входами блока памяти второго и третьего коммутаторов/ блок памяти выполнен в видеоперафивного запоминающего устройства , выход которого соединен с вторыми входами второго и третьего коммутаторов, выходы которых соединены с первым и вторым входами первого коммутатора соответственно, третий вход второго коммутатора соединен с первым выходом логического блока, а третий вход третьего коммутатора - с вторым выходом логическЬго блока, при этом первый вход логического блока соединен с первым входом блока управления и входом сигнала выключения цветности, второй вход логического блока - с вторым входом блока управления и входом строчного импульса, а третий вход логического блока соединен с третьим входом блока управления ii входом о стробируквдего импульса, четвертый вход блока управления является вхо (Л дом тактовой частоты, а его выходы соединены с входами управления блока с памяти. 2. Канал по п. 1, отличающий с я тем, что блок выравнивания уровня черного выполнен в виде двоичного сумматора и постоянного за поминающего устройства, выход которого соединен с первым входом сум матора, а вход управления считыванием - с выходом элемента И, первый 00 вход которого является третьим вхоо: дом блока выравнивания уровня черного , а второй вход - его вторым дом, при этом второй вход сумматора и его выход являются соответственно первым входом и выходом блока выравнивания уровня чёрного.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (191 (И) 3(5D H 04 H 9 44

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOIVIV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3450686/18-09 (22) 08.06.82 (46) 07 03.84. Бюл. 9 9 (72) Б.Н. Хохлов (53) 621.397(088.8) (56) 1. Electrohigue, 1981, Р 332, с. 18-26, рис. 5 (прототип). (54)(57) 1 KAHA3I ЦВЕТОРАЭНОСТНЫХ

СИГНАЛОВ ДЕКОДИРУЮЩЕГО УСТРОЙСТВА

ПРИЕМНИКА CEKAN, содержащий блок памяти, первый коммутатор и два цифроаналоговых преобраэователя, соединенных входами с выходами первого коммутатора, при этом выходы первого и второго цифроаналоговых преобразователей являются выходами устройства, отличающийся тем,.что, с целью повыше((ия точности фиксации уровня черного, в него введены. блок управления, второй и третий коммутаторы, логический блок и блок выравнивания уровня черного, причем первый вход блока выравнивания уровня черного является входом устройства, второй вход является входом стро. бирующих импульсов, третий вход, соединенный с третьим входом первого коммутатора, является входом импульсов полустрочной частоты, а выход соединен с первю(и входами блока памяти, второго и третьего коммутаторов, блок памяти выполнен в виде. оперативного эапоминающего устройства, выход которого соединен с вторьани входами второго и третьего коммутаторов, выходы которых соединены с первым и вторым входами перного коммутатора соответственно, третий вход второго коммутатора соединен с первым выходом логического блока, а третий вход третьего коммутатора — с вторым выходом логического блока, при этом первый вход логического блока соединен с первым входом блока управления и вход.. м сигнала выключения цветности, второй вход логического блока — с вторым входом блока управления и входом строчного импульса, а третий вход логического блока соединен с третьим входом блока управления и входом стробирующего импульса, четвертый вход блока управления является входом тактовой частоты, а его выходы .соединены с входами управления блока памяти.

2. Канал по п. 1, о т л и ч а юшийся тем, что блок выравнивания уровня черного выполнен в виде дво" ичного сумматора и постоянного эапоминающего устройства, выход которого соединен с первым входом сумматора, а вход управления считыванием — с выходом элемента И, первый вход которого является третьим входом блока выравнивания уровня черного, а второй вход — его вторым входом, при этом второй вход сумматора и его выход являются соответственно первым входом и выходом блока выравнивания уровня черного.

1078670

Изобретение относится к технике цветного телевидения, в частности к декодирующим устройствам цветных те."евизоров и видеоконтрольных устройств.

Наиболее близким к предлагаемому 5 по технической сущности является канал цветоразностного сигнала декодирующего устройства приемника

СЕКАМ, содержащий блок памяти, .вход которого является входом устройства, Я а выход соединен с первым входом коммутатора, второй вход которого соединен с входом устройства, а пер вый и второй выходы соединены с входами первого и второго цифроаналаго- 5 вого преобразователей, выходы которых являются выходами устройствами.1).

Недостатком известного канала является низкая точность фиксации уровня черного в канале цветоразностных сигналов декодирующего устройства приемника CEKAN.

Цель изобретения — повышение точности фиксации уровня черного в канале цветоразностных сигналов декодирующего устройства приемника

СЕКАМ.

Указанная цель достигается тем, что .в канал цветоразностных сигналов декодирующего устройства приемника СЕКАМ, содержащий блок памяти, первый коммутатор и два цифроаналоговых ппеобразователя, соединенных входами с выходами первого коммутатора, при этом выходы первого и второго цифроаналоговых преобразователей являются выходами устройства, введени блок управления, второй и тре« тий коммутаторы, логический блок..и блок выравнивания уровня черного, причем первый вход блока выравнива- 40 ния уровня черного является входом устройства, второй вход является входом стробирующих импульсов, третий вход, соединенный с третьим входом первого коммутатора, является входом импульсов полустрочной частоты, а выход соединен с первыми входами блока памяти, второго и третьего коммутаторов, блок памяти выпоЛнен в виде оперативного запоминающего устройства, выход которого соединен с вторыми входами второго и третьего коммутаторов, выходы которых соединены с первым и вторым вхо .дами первого коммутатора соответственно, третий вход второго коммутатора соединен с первым выходом логического блока, а третий вход треть-, его коммутатора - с вторым выходом логического блока, при этом первый вхсщ логического блока соединен с первым входом блока управления и вхо- дом сигнала выключения цветности, второй вход логического блока - с вторым входом блока управления и входом строчного иМЬульса, а третий 65 вход логического блока соединен с третьим входом блока управления и входом стробирующего импульса, четвертый вход блока управления является входом тактовой частоты, а его выходы соединены с входами управления блока памяти.

Кроме того, блок выравнивания уров. ня черного выйолнен s виде двоичного сумматора и постоянного запоминающего устройства, выход которого соединен с первым входом сумматора, а вход управления считыванием - с выходом элемента И, первый вход которого является третьим входом блока выравнивания уровня черного, а второй вход — его вторьм входом, при этом второй вход сумматора и его выход: являются соответственно первым входом и выходом блока выравнивания уровня черного.

На фиг. 1 представлена структурная электрическая схема канала цветораз-. ностных сигналов декодирующего устройства приемника СЕКАМ; на фиг.2— то же, блока выравнивания уровня черного.

Канал цветоразностных сигналов (фиг. 1) содержит блок 1 выравнивания уровня черного, первый коммутатор 2, первый и второй цифроаналоговые преобразователи (ЦАП) 3 и 4, второй и третий коммутаторы 5 и 6, блок 7 памяти, блок 8 управления и логический блок 9.

Влок выравнивания уровня черного (фиг..2) содержит постоянное запоми,нающее устройство 10, сумматор 11 и .элемент И 12.

Работа канала заключается в следующем, Сигнал цветности, прошедший аналоговый корректор высокочастотных предыскажений . продетектированный частотным детектором, подвергнутый .назкочастотным предыскажениям и преобразованный в цифровую форму, поступает на первый вход блока.1 выравнивания уровня черного. Данный входной сигнал представляет собой чередующиеся по строкам цветоразностные сигналы, уровни черного в которых различны ввиду различия частот покоя немодулированных поднесущих сигналов цветности. В блоке 1 выравнивания уровня черного происходит выравнивание укаэанных уровней путем прибавления через строчку к одному из цветоразностных сигналов постоянного числа, .соответствующего разности уровней черного в выходном сигнале частотного детектора и хранящегося в постоянном запоминающем устройстве (ПЗУ) блока 1 выравнивания уровня черного. При поступлении на его второй вход стробирующего импульса информация на выход проходит без изменения независийо от значения сигнала на третьем входе.

1078670

Блок 7 памяти выполняет две функции. Прежде всего он преобразует одну чередующуюся последовательность сигналов Е и Е 8 в две одновременные последовательности без перекрестных искажений. Кроме того, блок 7 па- 5 мяти обеспечивает формирование площадок фиксации уровня черного, положение которых по отношению к цветораэностным сигналам не зависит от нестабильности частотного детектора. ° 10

Частота тактовых импульсов должна быть такой, чтобы при целом, недробном числе ячеек блока 7 памяти обеспечивалась задержка точно на 64 мкс.

Если, например, выбрать тактовую час- 5 тоту, равную частоте немодулированной поднесущей сигнала )) (4,25 ИГц), то требуемое число ячеек памяти, равное числу периодов тактовой частоты, вмещающемуся на интервале строки, составит 272. Сигнал тактовой частоты может одновременно использоваться и для формирования площадок фиксации уровня черного. Чтобы сформировать площадку фиксации, опор ный сигнал цветности во время строчных или кадровых гасящих интервалов . вводится во входной сигнал.

Рассмотрим работу предлагаемого канала для случая, когда опорный сигнал замещает принятый во время обратного хода по полям. Тогда на второй вход элемента И 12 (фиг. 2) и иа третий вход логического блока 9 должен подаваться кадровый импульс.

В интервале гашения по полям второй 35 коммутатор 5 (фиг. 13 находится в

ПОЛОженин 1, а третий коммутатор 6 переводится кадровым гасящим импульсом, поступающим на его третий вход, в нрложение 2. В результате цифровой 4() сигнал, соответствующий опорной частоте 4,25 ИРц, поступает через первый коммутатор 2 на Оба .цифрьаналоговне преобразователи 3 и 4 и одновременно на вход блока 7 памяти. 45

Блок управления весь период обратного хода по КаДРам поддерживает в блоке 7 памяти режим записи и направляет поступающую информацию в одни и те же ячейки памяти, в котоРых за- 50

ПИОЫВается двоичнОе слово, соотвЕтстиующее уровню черного в сигнале

Вй, Во время прямого хода по полям режим работы блока 7 памяти меняется.

На обратных ходах по строкам гасящий строчный импульс переводит второй коммутатор 5 в положение 2. В результате выход блока 7 памяти оказывает.ся соединенным c îáîèìè входамн первого коммутатора 2. Одновременно блок 8 Управления поддерживает. на 60 обратном ходу по строке блок 7 памяти в режиме считывания информации, сохраняя тот же адрес, по которому про изводилась запись опорного сигнала на ОбРатном хоДУ по нолю. Поэтому 65 во время .Обратных ходов по строкам на выходах -устройства поддерживаются уровни аналогового сигнала, соответствующие уровню черного в сигнале

Е у. Благодаря цифровому методу обработки сигнала эти уровни стабильны, не содержат переходных процессов и не зависят от быстродействия уст-. ройства и величины паразитных связей.

В интервалах прямого хода по строкам коммутаторы 5 и б поддерживаются в положениях 1. При этом на первый вход первого коммутатора 2 информация поступает непосредственно с входа блока 7 памяти, а на второй - с его выхода.

Чтобы обеспечить задержку информации на 64 мкс, удобно применить двухтактовый режим работы блока 7 памяти. При этом в первой половине каждого такта, когда сигнал управления равен логической единице, происходит считывание информации из ячейки памяти, а во второй половине такта сигнал управления равен логическому нулю, что соответствует режиму записи новой информации в эту же ячейку. Поэтому при включении устройства, когда блок 7 памяти еще не заполнен, осуществляется последовательная запись поступающей информации в ячейки памяти. После возвращения к первой ячейке происходит сначала считывание информации, заложенной в ячейку на предыдущей строке, а лотом запись вместо нее новой

ИНфОРМацИИ, В результате достигается необходимая задержка информации на строчный интервал. Первый xcmeeyтатор 2, управляемый меандром полустрочной частоты, обеспечивает разделение сигналов Е и и Е » в два выходных канала. Когда прийимается черно-белая программа и Е „„ =О, режим работы второго и третьего коммутаторов 5 и 6 меняется, На обратном ходу по кадрам второй коммутатор 5 поддерживается в положении 1, а третий коммутатор 6 - в положении 2 независимо от наличия строчных импульсов. На прямом ходу по кадрам второй коммутатор 5 переводится в положение 2, а третий коммутатор б s положение 1 опять таки независимо от

;наличия строчных импульсов. Для обес.печения рассмотренного режима работы блока памяти служит логический блок 9.

Отметим теперь Дополнительное преимущество предлагаемого устройства, которое может быть реализовано благодаря цифровому методу Обработки сигнала. Нз 272 периодов выбранной в качестве примера тактовой частоты

4,25 ИГц, соответствунщих строчномУ интервалу, 51 период приходится на обратный ход по строке, когда блок

7 памяти должен обеспечивать считы1078670 ванне опорного сигнала, Поэтому для обратного хода достаточно испольэовать одну и ту;«е ячейку памяти и их общее количество сокращается с

272 до 222 (221 ячейка для записи текущей информации и 1 ячейка для 5 записи опорного сигнала). Чтобы реализовать это преимущество, во время всего обратного хода по строке блок

7 памяти поддериивается в реииме считывания информации.

Таким образом,. использование изобретения по сравнению с прототипом обеспечивает существенное повы-. шение точности фиксации уровня черного. Кроме того, предлагаемый канал монет бать легко выполнен в виде единой интегральной схемы.

1078670

Составитель Л. Стасенко

Редактор М. Рачкулинец Техред В.далекорей ЕорректорА. Зимокосов

Тираи- 635 Подписное

ВНИИПИ Государственного камитета СССР ио делам изобретений и открытий

113035, Москва, X-35, Рау аская иаб., д. 4/5

° а ю Фф иф ююафееююеею » тевье Ч м вюе ев е филиал gHO Патент, г. Уигород, ул. Проектная, 4