Устройство для определения фазы спектральных составляющих

 

УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ ФАЗЫ СПЕКТРАЛЬНЫХ СОСТАВЛЯЮЩИХ, ;со {ёржа11)ее пе(вый И второй регистры , сравнения и первый мультиплексор г управляющий вход которого соедянен с выходом блока сравнения, первый и второй входы которого являются соответственно первым и вторым информационными входами устройства о т лишающееся тему что, с целью упрсяцения устройства , оно содержит третий |)егистр, tpH сдвиговых регистра,:три элемента ЙЁРАВНОЗНАЧНОСТЬ, три триггера, че;тыре одноразрядных сумматора, второй, :третий и четвертый мультиплексоры, причём первый вход блока сравнения объединен с первым входом первого элемента НЕРАВНОЗНАЧНОСТЬ и инфор мадионным входом первого регист|ра, выход ста1ииего разряда которого подключен ко второму В}с6ду первого элемента НЕРАВНОЗНАЧНОСТЬ, выход которого соединен с тактовьш входом первого сдвигового регистра и тактовьм входом первого триггера, выход КОТОРОГО подключен к управляющее ; ВХОДУ: второго мультиплексора, ,вьо

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) 3(51) Се 06 Р 15/332; 4 06 Р 15/36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Oi ч,(,О Ф .,.(6 Ф Е

К АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

fl0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3511008/18-24 (22) 12.11.82

;(46) 15.03.84. Вюл. В 10 (72) E.Ä.Ãîðÿ÷åâà и М.Ш.Розенблат ,(71) Львовский ордена Ленина поли:.технический институт им. Ленинского

:комсомола . (;53). 681. 32 (088. 8), (56) 1. Авторское свидетельство СССР

9 78ô823, кл. Q 06.Г 15/36, 1978.

2. Иуссар Д., Гангюли У. Экспресс анализ, кинетики системы .- прибор дпя анализа передаточной функции s реальном масштабе времени.ТИИЭР, т.65, 1977, Ф 5, с. 184 (прототип). (54) (57) УСТРОЙСТВО. ДЛЯ ОПРЕДЕЛЕНИЯ

:ФАЗЫ СПЕКТРАЛЬНЫХ СОСТАВЛЯ)ОЩИХ, соЯЬржащее первый и второй регист ры, блок сравнения и первый мультиплексор, управляющий вход которого соединен с выходом блока сравнения,. первый и второй входы которого являются соответственно первым и вторим информационными входами уст.ройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устрой.ства, оно содержит третий регистр, . три. сдвиговых регистра, три элемента

НЕРАВНОЗНАЧНОСТЬ, три триггера, четире одноразрядных сумматора, второй, . третий и четвертый мультиплексоры, причем первый- вход блока сравнения, объединен с первым входом первого .элемента НЕРАВНОЗНАЧНОСТЬ и инфор-: мационным входом первого. регистра,выход старшего разряда которого

;подключен ко второму входу первого элемента НЕРАВНОЗНАЧНОСТЬ, выход которого соединен с.тактовым входом первого сдвигового регистра и такто вым входом первого триггера, выход

:которого подключен к управляющему

:входу второго мультиплексора, вы)(од которого соединен с первым входом первого одноразрядного сумматора, выход которого соединен с первым входом первого мультиплексора, второй вход которого соединен с выходом второго одноразрядного сумматора, первый вход которого подключен к выходу третьего мультиплексора, уп.равляющий вход которого подключен к выходу второго триггера, тактовый вход которого объединен с тактовым входом второго сдвигового регистра и подключен к выходу второго элемента НЕРАВНОЗНАЧНОСТЬ, первый вход которого подключен к выходу. старшего разряда второго регистра, информационный вход которого объединен со вторым входом второго элемента

НЕРАВНОЗНАЧНОСТЬ и вторым входом g блока сравнения;информационный выход первого регистра подключен к установочному входу первого триггера и информационному входу первого сдви- M гового регистра, выходы (П -3)-го и )1 -го разрядов которого соединены соответственно со входом втОрого мультиплексора и вторым входом первого одноразрядного сумматора, ин.формационный выход второго регистра соединен с установочным входом второго триггера и информационным входом второго сдвигового регистра, выходы ()) -3)-го и и -го разрядов которого соединены соответственно со вхо дом третьего мультиплексора и вторым входом второго одноразрядного сумйатора, выход первого мультиплексора подключен к первому входу третьего одноразрядного сумматора, второй вход которого соединен с виходом чет- )фЬ ,вертого мультиплексора, управляющий вход которого подключен к выходу третьего триггера, тактовый вход которого объединен с тактовым входом третьего сдвигового регистра и подключен к выходу третьего элемента

НЕРАВНОЗНАЧНОСТЬ, первый вход котоIporo соединен с выходом старшего

1080148 разряда третьего регистра, информационный вход которого объединен со вторым входом третьего элемента НЕРАВНОЗНАЧНОСТЬ и подключен к выходу четвертого одноразрядного сумматора, первый и второй входы которого объединены соответственно с первым и вторым входами блока сравнения, информационный выход третьего регистра подключен к установочному входу третьего триггера и информационному ,входу третьего сдвигового регистра, выходы (h -3)-го ип -го. разрядов которого подключены соответственно ко входу четвертого мультиплексора

Изобретение относится к вычислительной технике, в частности к специализированным вычислительным устройствам, и предназначено для вычисления фазы спектральных состав- 5 ляющих в спектроанализаторах в реальном масштабе времени.

Известно устройство для определения фазы спектральных составляющих исследуемого сигнала, содержащее Я операционные регистры, сумматор, блок сравнения, мультиплексор, двухканальный блок логарифмирования, блок вычитания (11 .

Однако такое устройство характеризуется сложностью схеваа, наличием дорогостоящих узлов, таких как логарифматор, предполагающий наличие

ПЗУ.

Наиболее близким по технической сущности к изобретению является уст.ройство,содержащее операционные регистры, мультиплексор, блок сравненияу кроме того, в него входят дели.тель, ПЗУ, ряд ключей. При этом управляющий вход мультиплексора соединен с выходом блока сравнения, первыФ и второй входы которого являются соответственно первым и вторым информационными входами устройства (2) .

Недостатком этой схема являешься наличие сложных и дорогостоящих узлов, таких как делитель и 9-разрядное ПЗУ.

Целью изобретения является упрощение устройства для определения фазы спектральных составляка их.

Указанная цель достигается тем, что устройство для определения фазы спектральных составляющих, содержащее первый и второй регистры, 40 блок сравнения и первый мультиплексор, управляющий вход которого соединен с выходом блока сравнения, пер4Ь третьему входу третьего одноразрядного сумматора, выход которого подключен ко входу последовательной записи информации третьего сдвиговогб регистра, выход и -го разряда которого является информационным выходом устройства, тактовые входы первого, второго и третьего регистров объединены и являются тактовым входом устройства, а входы управления сдвигом первого, второго и третьего сдвиговых регистров объединены и являются входом задания количества сдвигов устройства. вый и второй входы которого являются соответственно первым и вторым информационными входами устройства, содержит третий регистр, три сдвиговых регистра, три элемента НЕРАВНОЗНАЧНОСТЬ, три триггера, четыре одноразрядных сумматора, второй, третий и четвертый мультиплексоры, причем первый вход блока сравнения объединен с первым входом .первого элемента НЕРАВНОЗНАЧНОСТЬ и информационным входом первого регистра, выход стар» щего разряда которого подключен ко второму входу первого элемента НЕРАВНОЗНАЧНОСТЬ, выход которого соединен с тактовым входом первого сдви

rosoro регистра и тактовым входом первого триггера, выход которого подключен к управляющему входу второго мультиплексора, выход которого соединен с первым входом первого одноразрядного сумматора, выход которого соединен с первым входом первого мультиплексора, второй вход которого соединен с выходом второго одноразрядного суьиатора, первый вход которого подключен .к выходу третьего мультиплексора, управляющий вход которого подключен к выходу второго триггера, тактовый вход которого объединен с тактовым входом второго сдвигового регистра и подключен к выходу второго элемента

НЕРАВНОЗНАЧНОСТЬ, первый вход которого подключен к выходу старшего разряда второго регистра, информационный вход которого объединен со вторым входом второго элемента НЕРАЭ

НОЗНАЧНОСТЬ и вторым входом блока сравнения, информационный выход первого регистра подключен к установочному входу первого триггера и информационному входу первого сдвигового регистра, выходы (и -3) -го и h-ro, 1080148 разрядов которого соединены соответ ственно со входом второго мультиплексора и вторым входом первого одноразрядного сумматора, информационный выход второго регистра сое« динен с установочным входом второго триггера к информационным входом второго сдвигового регистра, выходы (n -3) -го и h-го разрядов которого соединены соответственно со входом третьего мультиплексора и вторым входом второго одноразрядного сумматора, выход первого мультиплексора подключен к первому входу третьего одноразрядного сумматора, второй вход которого соединен с вы- 15 ходом четвертого мультиплексора, управляющий вход которого подключен к выходу третьего триггера, тактовый вход которого объединен с тактовым входом третьего сдвигового, 20 регистра и подключек к выходу третьего элемента НЕРАВНОЗНАЧНОСТЬ, первый вход которого соединен с выходом старшего разряда третьего регистра, информационный вход которого ббъедк- 25 иен со вторым входом третьего элемента НЕРАВНОЗНАЧНОСТЬ и подключен к выходу четвертого одноразрядного сумматора, первый и второй входы которого объединены соответственно с 30 первым к вторым входами блока сравнения, информационный выход третьего регистра подключен к установочному входу третьего триггера и информационному входу третьего сдвигового регистра, выходы (h-3)-го и h -ro, разрядов которого подключены соответственно ко входу четвертого мультиплексора и третьему входу третьего одноразрядного сумматора, выход которого подк . ен ко вход„ после 40 довательной записи информации третьего сдвигового регистра, выход tt --го разряда которого является информационнюе выходом устройства, тактовые входы первого, второго и третьего 45 регистров объединены и являются так- товым входом устройства, а входы управления сдвигом первого, второго и третьего сдвиговых регистров объединены и являются входом задания ко- 50 личества сдвигов устройства.

На фиг. 1 показана функциональная схема предлагаемого устройства, на фиг. 2 - график погрешности опреде- 55 ления фазы.

Устройство содержит регистры 1, 2, элементы НЕРАВНОЗНАЧНОСТЬ 3, 4, триггер 5, сдвиговый регистр 6, триггер

7, сдвиговый регистр 8, мультиплек- 60 соры.9, 10, одноразрядные сумматоры 11, 12, блок сравнения 13, мультиплексор 14, одноразрядный суима! тор 15, регистр 16, элемент HEPASHO

ЗНАЧНОСТЬ 17, триггер 18, сдвиго д вый регистр 19, мультиплексор 20, одноразрядный сумматор 21, вход задания количества сдвигов 22, тактовый вход 23.

Устройство работает следующим образом.

Вычисленные коэффициенты преобразования Фурье А(к), Bj(K) в последовательном двоичном коде вводятся младшими разрядами вперед в регистры 1, 2. Элементом НЕРАВНОЗНАЧНОСТЬ

° °

3 анализируются два соседних разряда двоичного числа А(к). При каждом несовпадении разрядов на выходе эле-. мента 3 появляется сигнал, разрешающий занесение в регистр 6 содержимо-1 го регистра 1, не включая старший разряд, а также занесение следующего за старшим разряда в триггер 5.

Последнее занесение имеет место, когда на входе элемента 3 находится первый знаковый и следующий эа ним значащий разряды числа. Таким образом осуществляется нормализация числа

А (к) . Число В (к) нормализуется аналогичным образом — нод управлением элемента НЕРАВНОЗНАЧНОСТЬ 4 происходит занесение мантиссы без старшей значащей единицы в регистр 8 и следующего за старшим разряда — в триг гер 7. Когда процесс ввода чисел окончен, в регистрах 6, 8 содержатся значащие части (мантиссы) чисел

А(к), В(к) без старших разрядов, а в триггерах 5, 7 — содержимое стар-. ших регистров 6, 8 соответственно.

Одновременно с процессом нормализации чисел А(к), В(к) происходит нормализация их суммы. Последовательный код суммы А(к)+В(к) с выхода одноразрядного сумматора 15 вводится мпадшими разрядами вперед в регистр

16. Затем производится нормализация суммы описанным способом одновременно с нормализацией чисел A(a), В(к).Элемент НЕРАВНОЗНАЧНОСТЬ 17управ ляет занесением мантиссы суюаы беэ старшей значащей едкницы к следующего за старшим разряда мантиссы в регистр 19 и триггер 18 соответст-. венно.

/

После окончания ввода чисел под действием сигнала на входе 22 происходит сдвиг регистров 6, 8, 19, во время которого осуществляется коррекция двоичных кодов, содержащихся в этих регистрах. Коррекция кода регистра 6 осуществляется путем поразрядного суммирования, начиная с младших разрядов, на одноразрядном суэелаторе 11 двоичного кода регистра с црявнм кодом поправки, если содержимое триггера 5нуль, и с обратным, если - единица.

Прямой или обратный код поправкк передается в сумиЬт4р 11 через муль1080148

В соответствии с изложенным фаза определяется по следующим соотноше- .

15 киям (м;мн(-нн-((м,нмн(-н)-((м;н(н-(M(-н().-м„вене<ем, 4 2

t М»»М,с1(S, (М»1МД-1»- L1-(M»»Ng-4)i- (>0-11» «8(М»-

1,5еМ»»М 2, (м,нмн(.(н (2.(м,нм;н().((м,-н(не(2.(M<-

125 М»м М а2, Рассмотрим пример вычисления фазы (используем 8 разрядов мантиссы, не

30 считая старшего значащего; разря-, да).

Пусть из процессора быстрого преобразования Фурье поступают числа

А(к), В(к) (вверху указаны номера

35 тактов). где N и

М - мантиссы соответственно большего и меньшего из чисел А(к) и В(к), представленных в коде с плавающей запятойу

И„. В(Ы) г" . МВ, где П,.

Мм - соответственно поряд,ки и мантиссы чисел.

А(к)=2 а

П., К Мм2

А(к) = 27 26 25 24 23 22 21 20 19 18 17

6(11) м.1 0 О 1 1 0 1 0 1 0 0

1 0 1 О 1 О в виде с плавающей запятой:

011011 100110100

I f

010110 101010101 м

2 2

После нормализации в регистре 6 находится код 00110100, в регист.ре 8 - 010i0101, в регистре 1900111111 - мантисса нормализованной 5п суммы без старшей значащей единицы.

Содержимое триггеров 5, 7, 18 в данном ннслучае равно нулю. После коррекции двоичный код регистра 6 равен

55 .00000110

00111010

16 15 14 13 12 11 10 9 8 7 6 5 4 3 1.

0 0 0 0 0 0 0 0 О 0 0 0 0 О 0

1 О 1 0 0 О 0 0 0 0 О 0 0 0 0 в. регистре 8

01010101

01011111 типлексор 9, которым управляет триггер 5. Поправка равна двоичному коду регистра 6, сдвинутому на 3 разряда в сторону младших разрядов..

Одновременно аналогичным образом осуществляется коррекция двоичного кода регистра 8 на сумматоре 12, мультиплексоре 10, триггере 7 и коррекция двоичного кода регистра 19 на сумматоре 21, мультиплексоре 20 и триггере 18. Блок сравнения 13 сравнивает по абсолютной величине числа А(к) и В(к), определяет боль-. шее и управляет мультиплексором 14 -. на его выходе появляется откорректированный двоичный код.мантиссы

6 большего числа. На сумматоре 21 про.исходит одновременно коррекция мантиссы суммы и вычитание откорректкованной мантиссы большего числа поазрядно. Полученный на выходе сумматора 21 результат задвигается в регистр 19 по последовательному вхо- ду на место старых разрядов. После и сдвигов процесс коррекции окончен, в регистре 19 находится двоичный код, пропорциональный фазе g fx) в пределах 0 - 45 .

Под управлением блока сравненкя

13 на выход мультиплексора 14 пропускается код 00111010, так как число А(к) больше числа В(к) . На сумматоре 21 выполняется одновременно коррекция мантиссы суммы и вычитание откорректированной мантиссы большего числа (вместо вычитания выполня-. ется суммирование с обратным кодом) 00111111

00000111 11000101

«н

00001011

Полученный код пропорционален - — -, т.е. Q = 1,93

9 45о

Истинное значение фазы в данном примере равно

qMyPctg = од. 0,0322=1,53

: S(1) 0

A(() т.е. погрешность составляет 0,40

Как видно иэ фиг.2, погрешность зйачений фазы, вычисленной с помощью предлагаемого устройства, не превышает 1,8О .

1080148

Преимуществом данного устройства, использующего приближенное вычисление фазы и последовательную арифметику, является значительное упрощение структуры и уменьшение обьема устройства. Такой путь оказывается эффективнее, чем решения, использующие табличные ЗУ обратнйх тригонометрических функций. Вычисление фазы ведется в реальном масштабе времени по мере вычисления коэффициентов

:Фурье А(к), В(к) . Передача спектральных составляющих осуществляется последовательным кодом младшими разрядами вперед. В соответствии с этим применен итеративный метод выделения мантиссы чисел А(к), В(к), что, кроме того, используется при логарифмировании этих чисел, необходимом для вычисления амплитуды сигнала в логарифмическом масштабе. Определение фазы осуществляется только при,помощи операций сдвига, сложения и вычитания. Повышение точности вычисления фазы в предложенном устройстве связано только с увеличением разрядов, отводимых под мантиссы чисел, и не изменяет структуру устройства.

1080148 (ср 7) 075 фью 2

Составитель A.Âàðàíîâ

Редактор С.Тимохина Техред A.Au. Корректор A-Зимокосов

Заказ 1339/49 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по:делам изобретений и открнтий

113035, Москва, Ж-35, Раушская наб.,д.4/5

43

04

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 (e)

f e(X)

tv

gw) т4(н)