Параллельно-последовательный аналого-цифровой преобразователь

 

ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий вычитающее устройство, первый вход которого соединен с входной шиной, а выход подключен k входу параллельного цифрового амплитудного анализатора, блок синхрониUx зации, выход которого соединен с входом синхронизации вычисли|гёльного блока, выходы которого подключены к соответствующим выходным шинам и соответствующим входам цифроана .логового преобразователя, выход которого соединен с бторым входом вычитающего устройства, -отличающийся тем, что, с целью сокращения времени преобразования,в него введены дополнительный цифроаналоговый преобразователь и буферный регистр, входы которого подключены к выходам параллельного цифрового амплитудного анализатора, а выход соединен с со-: i ответствующими входами вычислительного блока и через дополнительный (Л цифроаналоговый преобразователь С к третьему входу вычитающего устройства , а вход синхронизации буферного регистра соединен с выходом блока синхронизации. х :л :.о д

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) 11) Н 03 К 13/17 (21) 3308784/18-21 (22) 26. 06. 81 (46) 30.03.84. Бюл. Р 12 (72) С.А. Волощенко, Л.П.. Петренко и С.В. Петровский (53) 681.325(088,8) (56) 1. Бахтиаров Г.Д. Аналого-цифровые преобразователи, 1980, с. 58, рис. 2-2.

2. Преобразование информации в аналого-цифровых вычислительных устройствах и системах. Под ред.

Г.И. Петрова, 1973, с. 255-256, рис. 100 (прототип). (54)(57) IIAPAJIJIEIIbHO-ПОСЛЕДОВАТЕЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий вычитающее устройство, первый вход которого соединен с входной шиной, а выход подключен к входу параллельного цифрового амплитудного анализатора, блок синхронизации, выход которого соединен с входом синхронизации вычислительного

1 блока, выходы которого подключены к соответствующим выходным шинам и соответствующим входам цифроаналогового преобразователя, выход которого соединен с вторым входом вычитающего устройства, -о т л и ч аю шийся тем, что, с целью сокращения времени преобразования,в него введены дополнительный цифроаналоговый преобразовательн буферный регистр, входы которого подключены к выходам параллельного цифрового амплитудного анализатора, а выход соединен с со-.

% ответствующими входами вычислитель- Я ного блока и через дополнительный цифроаналоговый преобразователь— к третьему входу вычитающего устройства, а вход синхронизации буферного регистра соединен с выходом блока синхронизации.

1083360 2

Изобретение относится к вычислительной технике и может быть использовано для преобразования мгновенного значения напряжения в цифровой код в следящем режиме.

Известен аналого-цифровой преобразователь (АЦП) последовательных приближений, содержащй ц.:фроаналоговый преобразователь (ЦАН), источник опорного напряжения, генератор тактовых импульсов и программное устройство управления, в основе работы которого лежит принцип дихотомии 1 °

20

Недостатком такого преобразователя является сравнительно низкое быст15 родействие.

Наиболее близким к предлагаемому является параллельно-последовательный АЦП, содержащий вычитающее устройство, первый. вход которого соединен с входной шиной, а выход подключен к входу параллельного цифрового амплитудного анализатора, блок синхронизации выход которого соеди1

25 нен с входом синхронизации вычислительного блока, выходы которого подключены к соответствующим выходным шинам и соответствующим входам цифроаналогового преобразователя, выход которого соединен с вторым

30 входом вычитающего устройства Г2 1.

Недостатком известного устрой ства является низкое быстродействие, обусловленное задержками вычислительного блока при формировании кода 35 напряжения компенсации.

Цель изобретения — сокращение времени преобразования.

Поставленная цель достигается тем, что в параллельно-последовательный 40 аналого-цифровой преобразователь, содержащий вычитающее устройство, первый вход которого соединен с входной шиной, а выход подключен к входу параллельного цифрового ам- 45 плитудного анализатора, блок синхронизации, выход которого соединен с входом синхронизации вычислительног6 блока, выходы которого подключены к соответствующим выходным шинам и 50 соответствующим входам цифроаналогового преобразователя, выход которого соединен с вторым входом вычитающего

\ устройства, введены дополнительные цифроаналоговый преобразователь и 55 буферный регистр, входы которого подключены к выходам параллельного цифрового амплитудного анализатора, а выход соединен с соответствующими входами вычислительного блока и через дополнительный цифроаналоговый преобразователь к третьему входу вычитающего устройства, а вход синхронизации буферного регистра соединен с выходом блока синхронизации.

На фиг. 1 приведена структурная схема параллельно-последовательного

АЦП; на фиг. 2 — график его функционирования.

Преобразователь содержит вычитающее устройство 1, К-разрядный цифровой амплитудный анализатор (ЦАА) 2, В-разрядный буферный регистр 3, В-разрядный дополнительный

ЦАП 4, вычислительный блок 5, m-разрядный ЦАП 6, блок 7 синхронизации, m-разрядный регистр 8 вычислительного блока и комбинационный сумматор

9(m — полная разрядность предлагаемого преобразователя и ((m).

Вычитающее устройство 1 соединено входами соответственно с входной шиной и выходами ЦАП 4 и 6, а выходом через ЦАА 2 — с входом буферного регистра 3. Входы вычислительного блока 5 соединены с выходами регистра 3 и блока 7 синхронизации и входом ЦАП 4 соответственно, а выход— с выходными шинами и входом ЦАП 6 соответственно. Выход блока 7 синхронизации соединен с соответствующим входом регистра 3.

Порядок и временные соотношения работы предлагаемого преобразователя отображены на графе функционирования (фиг. 2), где дугами представлено время работы, а вершинами — завершение работы отдельных устройств и блоков в соответствии с их нумерацией на фиг. 1.

Параллельно-последовательный AUI1 работает следующим образом.

Перед началом преобразования

"обнуляются" регистры 3 и 8. Входной сигнал U поступает на первый суммирующий вход вычитающего устройства

1 (фиг. 2, вершина О. — напряжение 0х на входной шине) и так как компенсирующие напряжения пока еще нулевые (поступающие на вычитающие второй и третий входы вычитающего,устройства 1 из ЦАП 6 и дополнительного

ЦАП 4), входной сигнал Ii7>aa время поступает на вход ПАА 2. ЦАА 2 эа

1 время 2определяет (младших разрядов входного сигнала. Если напряже1083

Заказ 1776/52

Подписное

ВНИИПИ. ираж 862

Фиа 8

3 ние на входе ЦАЛ 2 превышает по амплитуде значение, которое может быть представлено Х-разрядным кодом, то на

его выходе формируется код максимального значения. После срабатывания

UAA 2 (фиг."2, в"" шина 2) блок 7 син- ! хронизации формирует импульс записи в регистры 3 и 8. В регистре 3 запоминается код с выхода ЦАА. 2 (фиг.2, вершина 3), а в регистре 8 — ал- 10 гебраическая сумма содержимого обоих регистров до прихода импульса записи.

Код с регистра 3 эа время t через

ЦАП 4 поступает на вычитающее устройство 1 в виде напряжения компенсации. 15

Так как время работы комбинационного сумматора 9 и регистра 8 в 3-5 раэ больше времени работы дополнительного ЦАП 4, то последний играет роль форсирующего элемента в про- 20 цессе формирования компенсирующего напряжения. Скомпенсированное напряжение поступает на ЦАА 2, и с приходом следующего. импульса записи в регистр 3 заносится новое значение 25 кода, а в регистр 8 — алгебраическая сумма их предыдущих значений. На вычитающее устройство 1 через ЦАП 6 и дополнительный ЦАП 4 поступают теперь два кода, первый из которых g0 определяет компенсирующее напряжение предыдущего такта, а второйприращение напряжения компенсации, возникшее в .текущем такте.

С выходом преобразователя в режим слежения, т.е. когда код в регистре

8 определяет значение входного сиг36, 4 нала Г,, напряжение компенсации, снимаемое с выхода ЦАП 6, соответствует U „ в предыдущем такте, а с выхода ЦАП 4 — приращению U „ в течение такта. Код U х текущего такта доступен с выхода регистра 8 уже в следующем такте преобразования. Йуферный регистр 3 обеспечивает развязку в цепи обратной связи дополнительного ЦАП 4. Перед началом преобразования в регистры могут заноситься коды, соответствующие ожидаемому значению входного сигнала.

Период импульсов записи, формируемый блоком синхронизации, определяется иэ соотношения

Т = max (tg, Т1, Где Т. = t + t + t +

t < — время работы вычислительного блока.

Цепь из регистра 3 и дополнительного ЦАП 4 форсирует получение компенсирующего напряжения, позволяет измерить приращение напряжений в заданных пределах в более короткое время и получить частоту преобразования 1/То;

Таким образом, предлагаемый преобразователь по сравнению с известным обладает большим быстродействием и может быть использован в устройствах с повышенным быстродействием, большим динамическим диапазоном и сокращенным временем вхождения в

1 режим слежения.

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4