Устройство для демодуляции двоичных сигналов

 

УСТРОЙСТВО ДЛЯ ДЕМОДУЛЯЦИИ .ДВОИЧНЫХ СИГНАЛОВ, содержащее сумматор , выход которого через последовательно соединенные дискриминатор уровня и ключ подключен к входу реле , которого соединен с sxoдом регистра сдвига, выходы которо- . го подключены к первым входам каналов обработки сигналов, вторые входы которых подключены к соответствую щим выходам преобразователя входного сигнала, причем входы сумматора подключены к выходам каналов обработки сигналов, каждый из которых содержит линию задержки, первый выход которой соединен с входом блока оценки импульсной реакции,выходы которого соединены с первыми входами перемножителей, вычитающиэ блоки, первые входы которых подключены к соответствующим вторым выходам линии задержки, вход которой является вторым входом канала обработки сигналов,первыми входами которого являются вторые входы перемножителей , отличающееся тем, что, с целью уменьшения времени демодуляции , в него введены в каждый канал обработки сигналов формирователь опорных сигналов, первый и второй вычислительные блоки, формирователь частичных сумм, формирователь пороговых сигналов, сумг.1атор с накопителем , блок, управления и дополнительный вычитающий блок, первый, вход которого соединен с выходом сумматора с накопителем, первый вход которого соединен с выходом блока управлении и с первым входом формирователя пороговых сигналов, второй вход которого соединен с выходом формирователя частичных сумм, eg вход Которого подключен к -выходу (Л первого вычислительного блока, первые входы которого соединены с первыг и входами второго вычислительного блока и с первьции выходами формирователя опорных сигналов, входы которого подключены к первым входам перемножителей, выходы которых соединены с вторыми входами соответствующих вычитающих блоков, 00 выходы которых подключе ны к соответсд ствующим.вторым входам второго вычислительного блока,выход которого соединен с вторым входом сумматора с накопителем , причем вторые выходы формирбвателя опорных сигналов соединены i к с вторыми, входами первого вычислитель ного блока, а выход формирователя пороговых сигналов соединен с вторым входом дополнительного вычитающего блока, выход которого является выходом канала обработки сигналов.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (И) 3(51) Н 04 ) 27/22

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ . - - );,-, C

) c0

«с

° «

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3560214/18-09 (221 10.01.83 (46 07.04.84. Вюл. Р 13 (72! Г.В.Кирюшин, Е.О.Хабаров и A.Þ.Øåðìàí (71) Куйбышевский электротехнический институт связи (53) 621.394.62 (088.8) (56) 1. Авторское свидетельство СССР

Р 341170, кл. Н 04 В: 15/00, 1970.

2. Авторское свидетельство СССР

Р 794767, кл. Н 04 )„ 27/22, 1979 (прототип ). (54) (57) УСТРОЙСТВО ДЛЯ ДЕМОДУЛЯЦИИ .ДВОИЧНЫХ СИГНАЛОВ, содержащее сумма. тор, выход которого через последовательно соединенные дискриминатор уровня и ключ подключен к входу реле, выход которого соединен с входом регистра сдвига, выходы которого подключены к первым входам каналов обработки сигналов, вторые входы которых подключены к соответствую щим выходам преобразователя входного сигнала, причем входы сумматора подключены к выходам каналов обработки сигналов, каждый из которых содержит линию задержки, первый выход которой соединен с входом блока оценки импульсной реакции,выходы которого соединены е первыми входами перемножителей, вычитающие блоки, первые входы которых подключены к соответствующим вторым выходам линии задержки, вход которой является вторым входом канала обработки сигналов, первыми входами которого являются вторые входы перемножителей, о т л и ч а ю щ е е с я тем, что, с целью уменьшения времени демодуляции, в него введены в каждый канал обработки сигналов формирователь опорных сигналов, первый и второй вычислительные блоки, формирователь частичных сумм, формирователь пороговых сигналов, сумматор с накопителем, блок. управления и дополнительный вычитающий блок, первый, вход которого соединен с выходом сумматора с накопителем, первый вход которого соединен с выходом блока управления и с первым входом формирователя пороговых сигналов, второй вход которого соединен с выходом формирователя частичных сумм вход которого подключен к выходу первого вычислительного блока,. первые входы которого соединены с первыми входами второго вычислительного блока и с первыми выходами формирователя опорных сигналов, входы которого подключены к первым входам перемножителей, выходы которых соединены с вторыми входами соответствующих вычитающих блоков, выходы которых подключены к соответствующим. вторым входам второго вычислительйого блока, выход которого соединен с вторым входом сумматора с накопителем, причем вторые выходы формирователя опорных сигналов соединены с вторыми входами первого вычислител ного блока, а выход формирователя по роговых сигналов соединен с вторым входом дополнительного вычитающего блока, выход которого является выходом канала обработки сигналов.

1085012

Изобретение относится к электросвязи и .может быть использовано в системах передачи дискретной информации по каналам связи с межсимвольной интерференцией. 5

Известно устройство передачи двоичных сигналов в многолучевом канале связи, содержащее блок измерения импульсной реакции канала, блок формирования опорного сигнала, перемножитель, интегратор и регистр 1 1.

Недостатком этого устройства является низкая помехоустойчивость.

" Наиболее близким техническим решением к изобретению является устройство для демодуляции двоичных сигналов, содержащее сумматор, выход которого через последовательно соединенные дискриминатор уровня и ключ подключен к входу реле, выход 20 которого соединен с входом регистра сдвига, выходы которого подключены к первым входам каналов обработки сигналов, вторые входы которых подключены к соответствующим выходам преобразователя входного сигнала, причем входы сумматора подключены к выходам каналов обработки сигналов, каждый из которых содержит линию задержки, первый выход которой сое- 30 динен с входом блока оценки импульсной реакции, выходы которого соединены с первыми входами перемножителеи, вычитающие блоки, первые входы которых подключены к соответ- 35 ствующим вторым выходам линии задерж ки, вход которой является вторым входом канала обработки сигналов, первыми входами которого являются вторые входы перемножителей 2 3.

Однако известное устройство обладает большим временем демодуляции двоичных сигналов.

Целью изобретения является умень шение времени демодуляции. 45

Поставленная цель достигается тем, что в устройство для демодуляции двоичных сигналов, содержащее сумматор, выход которого через последовательно соединенные дискриминатор уровня и ключ подключен к входу реле, выход которого соединен с входом регистра сдвига, выходы которого подключены к первым входам каналов обработки сигналов, вторые входы которых подключены к соответствующим выходам преобразователя входного сигнала, причем входы сумматора подключены к выходам каналов обработки сигналов, каждый иэ которых содержит линию задержки, первый выход ко- 60 торой соединен с входом блока оценки импульсной реакции, выходы которого соединены с первыми входами перемножителей, вычитающие блоки, первые входы которых подключены к 65 соответствующим вторым выходам линии задержки, вход которой является вторым входом канала обработки сигналов, первыми входами которого являются вторые входы перемножителей, введены в каждый канал обработки сигналов формирователь опорных сигналов, первый и второй вычислительные блоки, формирователь частичных сумм, формирователь пороговых сигналов, сумматор с накопителем, блок управления и дополнительный вычитающий блок, первый вход которого соединен с выходом сумматора с накопителем, первый вход которого соединен с выходом блока управления и с первым входом формирователя пороговых сигналов, второй вход которого соединен с выходом формирователя частичных сумм, вход которого подключен к выходу первого вычислительного блока, первые входы которого соединены с первыми входами второго вычислительного блока и с первыми выходами формирователя опорных сигналов, входы которого подключены к первым входам перемножителей, выходы которых соединены с вторыми входами соответствующих вычитающих блоков, выходы которых подключены к. соответствующим вторым входам второго вычислительного блока, выход которого соединен с вторым входом сумматора с накопителем, причем вторые выходы формирователя опорных сигналов соединены с вторыми входами первого вычислительного блока, а выход формирователя пороговых сигналов соединен с вторым входом дополни тельного вычитающего блока, выход которого является выходом канала обработки сигналов.

На чертеже изображена структурная электрическая схема предлагаемого устройства.

Устройство для демодуляции двоичных сигналов содержит Преобразователь 1 входного сигнала, каналы 2 обработки сигналов, линию 3 задержки, блок 4 оценки импульсной реакции, вычитающие блоки 5, формирователь 6 опорных сигналов, дополнительный вычитающий блок 7, перемножители 8, формирователь 9 частичных сумм, регистр 10 сдвига, сумматор 11, дискриминатор 12 уровня, ключ 13, реле 14, первый и второй вычислительные блоки 15 и 16, формирователь

17 пороговых сигналов, сумматор 18 с накопителем, блок 19 управления.

Устройство работает следующим образом.

Алгоритм оптимальнсго приема на фоне "белого" шума, предложенный в известном устройстве:

1085012

Т

М-1

I 2

Z(t)-K Ä.5(- т) d<

1=0 а,. Е -1, +1, (1!

М-1 .

; j 01...Ì-1, а также". — ф .+ Б: . от так)=

jj ъО ij

10 та к такту не меняются,и поэтому в.. их вычислении на каждом такте обра-ботки нет необходимости. Поэтому для любого фиксированного числа М перекрывающихся посылок на приеме, ал- горитм, реализующий выражение (2 1 требует на каждом такте обработки

И+1 М +1

М ---- пераций умножения и М вЂ”, 2 операций сложения для образования

20 м сум1 .Е2 5 ., где 1=0,1,,M-1, 1=1 1 1 -i" и кроме того, 2 -1 изменений знака и 2 -1 операций сложения для обраэова.25

-т;— нйя всевозможных сумм с .,, >2 5„ а также (M-1j 2™ операций"сложения ,цля образования всевозможных сумм.

ЬО X. X<.. s

1"j „, ),-i 1,-j 1 вычитаний для вычисления всевозможных значений выражения в фигурных скобках.

35 В целом устройство, реализующее алгоритм в виде(2 1 требует на каждом такте обработки длительностью

XS(<- q (или

М-1 . o.a. X

1=0 1 1 т, 5 (1- i T } Q (t ) 11 Ц) (21

Т секунд М операций умножения, 8+1 .

40 2 -1+2 (М-11 операций сложения вым м (читания1. и изменения знака, а также

2 вычитаний выражений в фигурных скобках.

Устройство же, реализующее алго4 ритм в виде (1 ) требует на каждом такте обработки 2 < М .И+1 операций .2Г м Я+1 изменения знака и сложения, 2 М 2

М операций вычитания, а также 2, и умножений (возведений в квадрат.!. Отсюда видно, что устройство, реализующее (2 ), требует на каждом так2 14

Э те в — раэ меньше .операций ум-.

М Я+1

2 55 ножения, как наиболее медленной ,операции, чем устройство, реализующее алгоритм в виде (1 1 . Так например, при цифровой реализации указанных алгоритмов, если привести

60 .операцию умножения к операциям сложения, можно сравнить численно оба алгоритма, при максимальном числе разрядов Я в каждом отсчете.

Таким образом, сигнал с выхода канала связи поступает на преобраэо

Мах .О 2 — .. с(. 5

1 (2 1

Сравнивая выражения (1 1 и (2 ) можно видеть, что устройство, реали. зующее алгоритм согласно (2 1, требует гораздо меньшего числа операгде S (<) — реакция канала на одиночную посылку положительной полярности;

Z(t) — принимаемое колебание, преобразуем следующим образом.

Раскрыв квадратные сКОбки и учиò тывая, что величина Z(tldC не эао висит от а; и потому на комбинацию. доставляющую минимум приведенного выражения, влияния не оказывает. (1) можно представить в следующем виде:

IX

М-1 Т

М-1

Z(t) Х..s(<;Tj „, zt c

2) о

1IX

М-1

М-1

%ox м; 2() (-;ц1

-0

2 -0 о

В случае дискретной обработки сигналов, алгоритмы(11 и (21 могут быть записаны в следующем виде:, где Й - число дискретных сигналов на интервале 0 — MT, и

IIII-1 g М-1 М-1

° ° -NoIX g QI. Q Z 5 - . д.о, ><

Гцл )=0 1=1 > 1 - 2;=0 =о 1 1

" Х 5„ .5

Последнее выражение в силу симметричности второго члена в фигурных скобках. представим в виде !

М-1 и М-1 М" 1 и

NOIX С .. .2 Б .-,, IX, Qg 5

Гс .1 i=0 1c=1 + 1-0 1=1+1 (Ф ций, чем устройство, функционирующее согласно (1 1. действительно, при реализации алгоритма согласно (2 1 при медленных изменениях параМ

5 метРов КаРала аеличинь1 о = > 5 5

1; 1,=,)1k-) 1085012

f — i)T (; jTт„

Y. Z(t)5 (t-iT)Д1.

1 (Z ")т. 5 ой 5,) (5 6 ) . (5 Б

0 0(Б 5 )

0

So

S !

М- 1=

Во ля б опорных

60 ватель 1 входного сигнала, в котором осуществляется операция дискретизации и аналого-цифрового преобразования.

Преобразователь 1 входного сигнала имеет и Р " ) выходов, где F - поi v лоса частот принимаемого видеосигнала, а V — скорость передачи, квадратные скобки означают, что берется целая часть дроби. С каждого ее выхода на второй вход соответству ющего канала 2 обработки сигналов поступают отсчеты сигнала-Z(t) взятые через один тактовый интервал

T=1/М В каждом канале 2 обработки сигналов отсчеты входного сигнала поступают на вход линии 3 задержки и затем в блок 4 оценки импульсной реакции, где формируются величины

So, 5 ..., 5 м,, которые представляют собой отсчеты реакции канала связи на одиночную пс сылку, С выхода блока 4 оценки имйульсной реакции отсчеты сигнала поступают на первые входы перемножителей 8, на вторые входы которых поступают посылки + 1 с выходов регистра 10 сдвига, а выходы перемно>кителей 8 соединены со вторыми входами вычитающих блоков 5, на первые входы которых поступают отсчеты сигнала 2(1) 30

Т.е. на выходе вычитающих блоков 5 формируются отсчеты разностного сигнала Z (t),которые отличаются от отсчетов принимаемого сигнала Z(t) тем, что из них вычтены последей- 35 ствия от всех предшествующих посылок.

z (t)=z(t)- Е а„.s(<- т), 1 IN"

Кроме того, отсчеты с выхода бло- 40 ка 4 оценки импульсной реакции поступают на формирователь 6 опорных сигналов., задачей которого является формирование матриц-столбцов 5р,51„,5 которые представляют собой совокупности отсчетов оценки реакции канала связи на одиночную посылку, сдвинутые друг относительно друга на интервал T и ограниченные одним и тем же интервалом анализа

Т =МТ:

С выхода формировате сигналов матрицы 5 р — S „поочередно поступают на первые входы второго вычислительного блока 16, на вторые входы которого поступают значения отсчетов Z (tl с выходов вычитающих блоков 5. На выходе формируется матрица-столбец

Матрица-столбец у поступает на второй вход сумматора 18 с накопите лем, первый вход которого соединен с выходом блока 19 управления, который выдает всевозможные варианты двоичных векторов:

-(1о >11 ° -- 11м 1j " е(" +11 т.е. получаем на выходе т,„

М-1 4=a Э Е >. z(t) s(t-;т}а .

Е, б

Одновременно с этим сдвинутые относительно друг друга. сигналы 50-5 1с первых и вторых выходов формйрователя б опорных сигналов поступа ют на первый и второй входы первого вычислительного блока 15, на выходе которого формируются элементы квадратной матрицы 4, STS причем

1(), T.е. матрица треугольная выше диагонали

О 5 5 .-- 5„9 которые поступают на вход формирователя 9 частичных сумм, на выходе которого формируется матрица-столбец 2, элементами которой являются суммы элементов строк и столбцов матрицы Й с одинаковым сначала первым индексом до достижения диагонали, а затем того же значения вторым индексом: (Б )+(Б 5 )i....(У; Б l

=. (5 Б l ... +(5 Б )+(5,}

М 1 1 IN-1 y-Z y-y

С выхода формирователя 9 частичны. сумм матрицы-столбцы X поступают на второй вход формирователя 17 пороговых сигналов, на первый вход которого поступает двоичный вектор а на выходе появляется величина

М-1 М-2 М

- 1 =--" .? Х а. а. X. 5(km<- т)5(Ы- т)

2 =0 =ю 1) К=1

М-1 Ф-1

Т . > 0).с . S (t-iT)5(t-)Т,)at .

1=0 =Р

1085012

Составитель О Геллер

Техред Т.Фанта

Корректор A. Тяско

Редактор Н.Данкулич

Заказ 2038/55 Тираж 635

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035; Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Затем сигналы с выходов сумматора

18 с накопителем и формирователя ,17 пороговых сигналов подаются на входы дополнительного вычитающего блока 7, на выходе которого появляется значение а

M-4 (7 T н Y-а G а У, Z(t)5(t,y)(gt

q--О

Т м- м-< а

1с- с-2 = . м.м. S (t- Т) 5(<-) Т) gg, о которое поступает на один из входов сумматора 11, на остальные входы которого поступают числа с выходов остальных аналогичных каналов 2 обработки сигналов. С выхода сумматора

11 суммарное по всем и каналам 2 обработки сигналов значение разности

\ поступает на вход дискриминатора 12 уровня, выбирающего наибольшее значе ние во всем перебираемом пространстве возможных комбинаций двоичных

5 векторов а . После нахождения значения разности первый элемент вектора а (+1 или -1) поступает через ключ

13 и реле 14 на вход регистра 10 сдвига и на выход устройства.

Преимущества предлагаемого уст10 ройства заключаются в уменьшении времени демодуляции с одновременным сохранением предельной (потенциальной) помехоустойчивости при приеме на фоне "белого" шума, что .позволяет при

)5 заданном объеме оборудования увели чить скорость передачи информации, или при заданной скорости сократить объем оборудования, что, в свою очередь, ведет к улучшению экономических показателей и повыаению .надежности.