Устройство для приема информации

 

УСТРОЙСТВО ДЛЯ ПРИЕМА ИНФОРМАЦИИ , содержащее блок синхронизации, первый вход которого является тактовым входом устройства, первый выход блока синхронизации подключен к первому входу счетчика адреса, выходы которого подключены к адресным входам первого, второго и третьего накопителей , информационные входы второго и третьего накопителей являются информационными входами устройства, первый выход третьего накопителя соединен с первым входом элемента И, второй вход которого подключен к выходу элемента сравнения, выходы первого порогового элемента соединены соответственно с первой группой входов второго порогового элемента, отличающееся тем, что, с целью повышения быстродействия, в устройство введены блок постоянной памяти, сумматор, первый и второй регистры, триггер, дополнительные элементы И и элементы сравнения, коммутатор , первый вход которого является первым входом устройства, второй выход блока синхронизации подключен к синхронизирукяцему входу первого регистра и к первому входу триггера , второй вход триггера подключен к первому выходу первого регистра, выход триггера подключен к второму входу.коммутатора; третий выход блока синхронизации соединен с третьим входом коммутатора, выходы первого регистра , кроме первого выхода,соединены с информационными входами первого накопителя и .с первыми входами элементов сравнения, кроме последнего, вторые входы элементов сравнения подключены к выходам второго накопителя, выход коммутатора соединен с первым входом последнего элемента сравнения i и с последним входом первого накопителя , выходы третьего накопителя, (Л кроме первого, подключены к первым входам дополнительных элементов И, выходы дополнительных элементов сравнения подключены к вторым входам дополнительных . элементов И, соответствукяцие выходы которых подключены к входам блока постоянной памяти, выходы которого соединены с первой группой, оо входов сумматора, выходы которого 00 подключены к входам второго регистра, о ел выходы которого подключены к второй группе входов сумматора и к второй группе входов второго порогового элемента, вторые, третьи и четвертые входы блокабсинхронизации являются вторым, третьим и четвертым входами устройства, четвертый выход блока синхронизации подключен к второму входу второго регистра,пятый выход соединен с управляющим входом второго порогового элемента, выход которого является выходом устройства.

СОЮЭ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

И ОТНРЫТИИ (21) 3537535/18-24 (22) 10.01.83 (46) 23.04.84. Бюл. И 15 (72) А.Ф.Кулаковский (53) 621.394(088.8) (56) 1. Патент США 9 3346844,кл. 340-146 ° 2, 1967.

2. Авторское свидетельство СССР

ll 858104, кл. G ll С 15/00, 1979 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ПРИЕМА ИНФОРМАЦИИ, содержащее блок синхронизации, первый вход которого является тактовым входом устройства, первый выход блока синхронизации подключен к первому входу счетчика адреса, выходы которого подключены к адресным входам первого, второго и третьего накопителей, информационные входы второго и третьего накопителей являются информационными входами устройства, первый выход третьего накопителя соединен с первым входом элемента

И, второй вход которого подключен к выходу элемента сравнения, выходы первого порогового элемента соединены соответственно с первой группой входов второго порогового элемента, отличающееся тем, что, с целью повышения быстродействия, в устройство введены блок постоянной памяти, сумматор, первый и второй регистры, триггер, дополнительные элементы И и элементы сравнения, коммутатор, первый вход которого является первым входом устройства, второй выход блока синхронизации подключен к сиихронизирующему входу первого регистра и к первому входу триг=

„„Я0„„1088 5 1511 С 08 С 19/28 гера, второй вход триггера подключен к первому выходу первого регистра, выход триггера подключен к второму входу. коммутатора; третий выход блока синхронизации соединен с третьим входом коммутатора, выходы первого регистра, кроме первого выхода,соединены с информационными входами первого накопителя и .с первыми входами элементов сравнения, кроме последчего, вторые входы элементов сравнения подключены к выходам второго накопителя, выход коммутатора соединен с первым входом последнего элемента сравнения и с последним входом первого накопителя, выходы третьего накопителя, кроме первого, подключены к первым входам дополнительных элементов И, выходы дополнительных элементов сравнения подключены к вторым входам дополнительных элементов

И, соответствующие вьиоды которьи подключены к входам блока постоянной памяти, выходы которого соединены с первой группой входов сумматора, выходы которого подключены к входам второго регистра, выходы которого подключены к второй группе входов сумматора и к второй группе входов второго порогового элемента, вторые, третьи и четвертые входы блока6 инхронизации являются вторым, третьим и четвертым входами устройства, четвертый выход блока синхронизации подключен к второму входу второго регистра, пятый выход соединен с управляющим входом второго порогового элемента, выход которого является выходом устройства, f 108805)

Изобретение относится к связи рых, ввод эталона и и может использоваться в устройствах прерывания анализа обработки дискретных сообщений для Целью изобретени обнаружения комбинации двоичных сиг- ние быстродействия

;.налов известного вида при неизвест- 5 приема информации. ном моменте ее прихода. Поставленная цель

Известно устройство для приема что в устройство для информации, содержащее регистр сдви- ции, содержащее блок га входного сигнала, прямой выход содержащее блок сиих кажцого разряда которого соединен с б вый вход которого яв первым входом одного из элементов входом устройства, п

И, выходы которых соединены с соот- синхронизации подклю ветствующими нинами считывания за" входу счетчика адрес поминающего устройства на магнитных го подключены к адре сердечниках, в которое постоянно вого, второго и трет

tt И зашиты эталоны, а вторые входы информационные входы объединены между собой и на них по- его накопителя являю даны импульсы считывания, причем ными входами устройс выходы запоминающего устройства третьего накопителя подключены к пороговым устройст-, 2О входом элемента И, в вам Г11. рого подключен к вых

Недостатком этого устройства яв- нения, выходы первог ляется его сложность и низкая надеж- элемента соединены с ность при большом (десятки, сотни ) с первой группой вхо числе разрядов комбинации. гового элемента в е

Наиболее близким к изобретению техническим решением является устройство для приема информации, содержащее блок синхронизации (генератор импульсов и формирователь|, первый вход которого является тактовым входом устройства, первый выход блока синхронизации подключен к первому входу счетчика адреса, выходы которого подключены к адресным входам пер- 35 вого, второго и третьего накопителей, информационные входы второго и треть, его накопителей являются информационными входами устройства, первый выход третьего накопителя соединен с 4о первым входом элемента И, второй вход которого подключен к выходу элемента сравнения, выходы первого порогового элемента соединены соответственно с первой группой входов второго порого- 45 вого элемента, элементы ИЛИ, первый и второй элементы задержки, первый и второй дешнфраторы блок записи .. эталонных импульсов 2 3.

Недостатком данного устройства является его низкое быстродействие.

Этот недостаток определяется, во-пер. вых, тем, что в каждом тактовом интервале осуществляется последователь".55 ное бит за битом ) сравнение выборочной комбинации с эталоном и суммирование результатов сравнения. Во-втомаски требует комбинаций. я является повьппеустройства для достигается тем, приема информасинхронизации, ронизации,пер-, ляется тактовым ервый выход блока чен к первому а„ выходы которосным входам перьего накопителей, второго и третьтся информационтва, первый выход . соединен. с первым торой вхоц котооду элемента сраво порогового оответственно дов второго поров дены блок постоянной памяти,,сумматор, первый и вто рой регистры, триггер, дополнительные элементы И и элементы сравнения, коммутатор, первый вход которого являет= ся первым входом устройства, второй выход блока синхронизации подключен к синхронизирующему входу первого регистра и к первому входу триггера, второй вход триггера подключен к первому входу первого регистра, выход триггера подключен к второму входу коммутатора, третий выход блока синхронизации соединен с третьим входом коммутатора, выходы первого регистра, кроме первого выхода соединены с информационными входами первого накопителя и с первыми входами элементов сравнения, кроме последнего, вторые входы элементов сравнения подключены к. выходам второго накопителя, выход коммутатора соединен с первым входом последнего элемента сравнения и с последним входом первого накопителя

t выходы третьего накопителя, кроме первого, подключены к первым входам дополнительных элементов И, выходы дополнительных элементов сравнения подключены к вторым входам дополнительных элементов.И, соответствующие выходы которых подключены к входам блока постоянной памяти, выходы которого соединены с первой группой входов сумматора, выходы которого подключены к входам второго регистра.

51 4

3 1Р880 выходы которого подключены к второй группе входов сумматора и к второй группе входов второго порогового элемента, вторые, третьи и четвертые входы блока синхронизации являются вторым, третьим и четвертым входами устройства, четвертый выход блока синхронизации подключен к второму входу второго регистра, пятый выход соединен с управляющим входом второ- .1п го порогового элемента, выход которого является выходом устройства.

На фиг.l приведена функциональная схема устройства; на фиг.2 — диаграмма входных двоичных сигналов и тактовых импульсов; на фиг.3 — пример содержимого ячеек памяти первого накопителя; на фиг.4 — диаграммы управляющих сигналов.

Устройство для приема информации содержит три накопителя 1-3, содержащих каждый †„, m-разрядных ячеек и памяти, счетчик 4 адреса, первый регистр 5, триггер 6, коммутатор 7, элементы сравнения 8„, элементы is

И 9., блок 10 постоянной памяти, 1...N сумматор ll, второй регистр 12, вто-" рой поррговой элемент 13, первый пороговый элемент 14, элементы И

15-18, блок 19 синхронизации. На О фиг.l также .показаны вход 20 принимаемого сигнала, вход 21 тактовых импульсов, вход 22 синхроимпульсов, вход 23 команды ввода эталона, вход

24 команды ввода маски, входы 25 кода эталона, входы 26 кода маски, выход 27 синхросигналов ввода эталона, выход 28 синхросигналов ввода маски, выход 29 обнаружителя, выходы

30-36 блока синхронизации 19, выходы 4О

37„, первого накопителя 1, выходы

38„, m-разрядного регистра 5, выходы 39 второго накопителя 2, выходы 401. третьего накопителя 3.

Устройство Работает следукицим образом.

Принимаемые двоичные сигналы в виде последовательности элементарных посылок "0",."1" (фиг.2) поступают по входу 20 на первый вход коммутато. ра .7 (фиг,l). На вход 21 поступают синхронизированные с двоичными сигиа лами тактовые импульсы (фиг.2).

Очередной тактовый импульс, поступивший на вход 21, устанавлива- БЭ ет в ноль счетчик 4 адреса, второй .ре. гистр .12 и запускает блок 19 синхрони-. зации, который в ответ на тактовый импульс вырабатывает в тактовом интервале (интервале между .соседними тактовыми импульсами,фиг.4) следующие управляющие сигналы. на выходе

30 — первую пачку .иэ с1,= — импульсов

14 (фиг,4), на выходе 31 — вторую пачку из q, импульсов (фиг.4), задержанную относительно первой пачки, на выходе 32 — импульс ввода принимаемого двоичного сигнала (фиг.4), на выходе 33 — третью пачку из о, импульсов (фиг.4}, задержанную относительно второй пачки, на выходе 34 - четвертую пачку из с импульсов (фиг,4), задержанную относительно третьей пачки, на выходе 35, 36 — синхронизированную команду ввода эталона и маски соответственно (на фиг.4 не показаны).

Первый накопитель 1 содержит выборочную Я-разрядную комбинацию, обра-. зованную двоичными сигналами, принятыми в данном и в N-1 предыдущих тактовых интервалах. Эта комбинация упакована в накопителе .l с1,т -разрядными словами, нумерация которых начинается от данного тактового интервала и совпадает с номером ячейки памяти накопителя, а в словах меньшим разрядам соответствуют более "старые" двоичные сигналы. На фиг.3 показано содержимое накопителя 1 в моменты

t +1 а случае 16-разрядной выборочной комбинации, упакованной четырьмя 4-разрядными словами (на фиг.3 через S(i) обозначен двоичный сигнал в момент t< ).

Накопители 2 и 3 содержат соответственно эталон и маску, упакованные аналогичным образом. Эталон является искомой комбинацией, а маска указывает на информационные позиции эталона (на информационных позициях биты маски равны "1", иа неинформационных — "0") .

Импульсы первой пачки (фиг.4) с выхода 30 блока синхронизации 19 поступают на суммирующий вход счетчика адреса 4, последовательно увеличивая его содержимое на единицу. Выходной код счетчика 4 воздействует на адрес- ные входы накопителей 1-3, считывая содержимое последовательно выбираемых ячеек памяти на выходы 37 накопителя 1, выходы 39 накопителя 2, выходы

40 накопителя 3. Следующий затем импульс второй пачки (фиг.4)".с выхода

31 блока 19 синхронизации поступает

1088051

$ на тактовый вход регистра 5, триггера

6 и записывает в регистр 5 слово выборочной комбинации, а триггер 6 - содержимое первого разряда регистра 5, записанное в него из первого разряда предыдущей ячейки накопителя I.

При чтении первой ячейки накопителя 1, т.е. при чтении первого слова выборочной комбинации, на управляющем входе коммутатора 7 с выхода 32 блока 10

19 синхронизации действует импульс ввода .(фиг.4), который пропускает принимаемый двоичный сигнал с входа

20 на выход коммутатора 7 в течение времени, пока не закончится обработ- 15 ка первого слова выборочной комбинации. При обработке последующих слов иа выход коммутатора 7 пропускается содержимое триггера 6. Так как выходы первого регистра 5 подключены. 20 с перекосом к входам схем 8 сравнения и к информационным входам накопи" теля I выход 381 i =* 2, 3, m ..., подключей к входу элемента сравнения 8„- „ и к {i-1)-му ийформа- 2 ционному входу накопит ля 1, а выход коммутатора 7 подключен к входу схемы сравнения 8,„ и к m-му информационному входу накопителя 1, то этим обеспечивается сдвиг слова вы- З0 борочной комбинации на один бит в направлении к новому двоичному сигналу, Каждое слово выборочной клмбинации поразрядно сравнивается с соответ- . 35 ствующим оловом эталона элементами

8 сравнения, каждая из которых формирует сигнал логической "I" при совпадении и логического "0" при несовпадении сравниваемых битов. Результа-40 ты сравнения через элементы И 9 поступают на адресные входы блока IO постоянной памяти, выходной двоичный код которого показывает сколько единиц содержится в коде на адресных 45 входах блока IO постоянной памяти.

Элементы И 9 „, блокируются в случае

1 если на соответствующем выходе

401. накопителя 3 присутствует

И 11 бит 0 . Поэтому двоичный код на вы- 50 ходе блока 10 постоянной памяти показывает число информационных позиций, на которых слово выборочной комбинации совпадает со словом эталона. Сумматор 11 суммирует двоичные числа s-> с выходов блока 10 постоянной памяти и второго регистра 12. По окончании операции суммирования импульс третьей пачки (фиг.4) с выхода 33 блока 19 синхронизации действует на тактовый вход регистра 12 и запи» сывает в него содержимое сумматор

ll, Следующий затем импульс четвер-, той пачки (фиг.4) с выхода 34 блока

19 синхронизации поступает на управляющий вход "Запись/чтение" накопителя н записывает в него обработанное слово выборочной комбинации.

После аналогичной обработки ч, слов выборочной комбинации второй регистр

12 будет содержать число, равное числу информационных позиций, на которых выборочная комбинация совпадает с эталоном. Если это число не мень- . ше порогового числа в первом пороговом элементе 14, то импульс четвертой пачки (фиг.4) с выхода 34 блока

19 синхронизации, поступающий на стробирующий вход второго порогового элемента 13, считывае на выход

29 решение об обнаружении комбинации.

С окончанием последнего импульса четвертой пачки накопитель 1 будет содержать выборочную комбинацию, сдвинутую на один бит в направлении к новому сигналу (фнг.3).

Аналогичным образом осуществляется анализ выборочных комбинаций в последующих тактовых интервалах.

Для ввода эталона на вход 23 поступает команда ввода эталона, Блок

l9 синхронизирует ее по тактовому интервалу и выдает на выходе 35 логиИ И ческую в течение тактовго интервала. При этом импульсы первой пачки с выхода 30 блока синхронизации 19 проходят через элемент И 15 на выход

27 в качестве синхроимпульсов ввода эталона, а импульсы четвертой пачки с выхода 34 блока 19 синхронизации проходят через элемент И 16 на управляющий вход "Запись/чтение" накопителя 2, записывая в него слова эталона с входов 25 одновременно с записью слов выборочной комбинации в накопитель I, Аналогичным образом используются элементы И 17 и IS для ввода маски в накопитель 3 прн поступлении на вход 24 команды ввода, маски.

Повышение быстродействия предложенного устройства достигается параллельной обработкой N-разрядных слов выборочной комбинации элементами сравнения, элементами И, блоком постоянной, памяти. При этом

108 в тактовом интервале требуется с шагов,на каждом из которых осуществляется сравнение, маскирование и подсчет количества единиц, в то время как в известном устройстве требуется ес таких шагов. Ксли нанопители являются наиболее медленно действующими элементами в устройстве, то

8051 8 предложенное устройство выйгрывает в быстродействии по сравнению с прототипом примерно в раз, так как накопитель в предложенном устройстве на каждом шаге осуществляет цикл считывания и цикл записи, а в прототипе - только цикл считывания.

108805l

1088051

8(н-1) =0

S(K) =1

g 1 0 1 0

1 0 1 1 1 н Ь+1

Я еиеа

j.e

Фие,3

Такводыи интерВал

Составитель Э.Шведов

Редактор С,Патрушева .Техред B.,ПаЛекорей Корректор A.Èëüìí

Заказ 2678/48 Тираж 569 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

tact< йК 1

Ра тряпью

2 g Ф

Я йн

„1 2

tt

Ф Ю1 -"К+2

РйЯВУЯЫ

2 Х У