Цифроаналоговый преобразователь

 

1. ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ , содержащий цепь из п+1 последовательно соединенных резисторов , к п узлам которой подключены первыми выводами пары 2п резисторов, вторые выводы которых подключены соответственно к первому и второму выходам п логических блоков, первые управляющие входы которых-подключены к выходу первого инвертора, а первые информационные входы - к соответствующим шинам первого преобразуемого кода, отличающийся тем, что, с целью расширения функциональных возможностей, в него введены второй инвертор, четьфе дополнительных резистора, два сумматора, по mod 2, первые входы которых подключены к соответствуюшд-iM знаковым шинам преобразуемых кодов, вторые входы - соответственно к первой и второй управ ... / ляющим шинам, выходы - соответственно к входам первого и второго инверторов .и к первым выводам первого и второго дополнительных резисторов, вторые выводы которых подключены к вьпюдной щине и к первому выводу цепи п + 1 последовательно соединенных резисторов , второй вывод которой подключен к первым управляющим входам п логических блоков, вторые информационные входы которых подключены к соответствующим шинам второго преобразуемого кода, вторые управляющие входы - к В1з1ходу второго инвертора и к первому выводу третьего дополнительного рес & зистора, второй вьгоод которого подключен к узлу, ближайшему к второму ел вьшоду цепи из п + 1 последовательно соединенных резисторов, первый вывод которой через четвертьш дополнительный резистор подключен к общей шине. 2. Преобразователь по п.1, о т личающийся тем, что.каждый о со логический блок содержит два сумматора по mod 2, первые входы которых подключены соответственно к первому и второму информационным входам логиО5 со ческого блока, вторые входы - соответственно к первому и второму управо ляющим входам логического блока, выходы - соответственно к первому и второму выходам логического блока,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН. 3(5р Н 03 К 1 3/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3464035/18-21 (22) 05.07.82 (46) 07.05.84. Бюл. Р17 (72) В.Ф.Ким и Н.К.Козин (53) 621.325 (088.8) (56) 1. Авторское свидетельство СССР

1 - 474933, кл. H 03 К 13/02, 09.08.1973.

2. Авторское свидетельство СССР

У 955046, кл. G 06 F 7/58, 05.12.1980 (прототип). (54)(57) 1. ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий цепь из и+1 последовательно соединенных резисторов, к и узлам которой подключены первыми выводами пары 2п резисторов, вторые выводы которых подключены соответственно к первому и второму выходам п логических блоков, первые управляющие входы которых подключены к выходу первого инвертора, а первые информационные входы — к соответствующим шинам первого преобразуемого кода, отличающийся тем, что, с целью расширения функциональных возможностей, в него введены второй инвертор,четыре дополнительных резистора, два сумматора, по mod 2, первые входы которых подключены к соответствующе знаковым шинам преобразуемых кодов, вторые входы — соответственно к первой и второй управ„„SU„„1091330 А лявщим шинам, выходы — соответственно к входам первого и второго инверторов .и к первым выводам первого и второго дополнительных резисторов, вторые выводы которых подключены к вьг:одной шине и к первому выводу цепи и + 1 последовательно соединенных резисторов, второй вывод которой подключен к первым управляющим входам и логических блоков, вторые информационные входы которых подключены к соответствующим шинам второго преобразуемого кода, вторые управляющие входы — к выходу второго инвертора и к первому выводу третьего дополнительного резистора, второй вывод которого подключен к узлу, ближайшему к второму выводу цепи из n + 1 последовательно соединенных резисторов, первый вывод которой через четвертый дополнительнйй резистор подключен к общей шине.

2. Преобразователь по п.1, о т л и ч а ю шийся тем, что.каждый логический блок содержит два сумматора по mod 2, первые входы которых подключены соответственно к первому и второму информационным входам логического блока, вторые входы — соответственно к первому и второму управляющим входам логического блока, выходы — соответственно к первому и второму вьгходам логического блока, 1ОЭ133О

Изобретение относится к вычислительной технике и может быть использовано в устройствах, где необходимо квадратурное цифроаналоговое преобразование сигналов, представленных в виде двух квадратурных компонент.

Известен биполярный цифроаналоговый преобразователь, содержаший униполярный цифроаналоговый преобразователь с матрицей R-2R, операционныи !

0 усилитель с обратной связью, ключ управления знаком (1 1.

Для обеспечения квадратурного преобразования сигналов необходимо параллельное включение двух известных преобразователей. Однако при этом усложняется устройство и, кроме того, оно характеризуется низким быстродеиствием из-эа наличия биполярных к.ючей и операционного усилителя, имеющих значительную задержку передачи.

Наиболее близким к предлагаемомуявляется цифроаналоговьпл преобразова" тель, содержащий цепь из и + 1 последовательно соединенных резисторов, к и узлам которой подключены первыми выводами пары 2п резисторов, вторые вйводы которых подключены соответственно к первому и второму выходам п логических блоков, первые управляющие входы которых подключены к выходу первого инвертора, а первые информационные входы — к соответствующим шинам первого преобразуемого кода. кода 523

Недостатком известного преобразователя также является невозможность осуществления квадратурного цифроаналогового преобразователя что сущест40 венно расширило бы его функциональные возможности.

Цель изобретения — расширение функциональных возможностей.

Поставленная цель достигается тем, что в цифроаналоговый преобразователь, 45 содержащий цепь иэ п+1 последовательно соединенных резисторов, к и узлам которой подключены первыми выводами пары 2п резисторов, вторые выводы которых подключень1 соответственно к первому и второму выходам п логических блоков, первые управляющие входы которых подключены к выходу первого инвертора, а первые информационные входы — к соответствующими шинам первого преобразуемого кода, введены второй инвертор, четыре дополнительных резистора, два сумматора по шой 2, I первые входы которых подключены к соответствующим знаковым шинам преобразуемых кодов, вторые входы — соответственно к первой и второй управляющим шинам, выходы соответственно к входам первого и второго инверторов и к первым выводам первого и второго дополнительных резисторов, вторые выводы которых подключены к выходной шине и к первому выводу цепи п + 1 последовательно соединенных резисторов„ второй вывод которой пОдключен:. к первым управляющим входам и логических блоков, вторые информационные входы которых подключены к соответствующим шинам второго преобразуемого кода, вторые управляющие входы — к выходу второго инвертора и к первому выводу третьего дополнительного резистора, второй вывод которого подключен к узлу, ближайшему к второму выводу цепи иэ n + 1 последовательно соединенных резисторов, первый вывод которой через четвертый дополнительный резистор подключен к общей шине.

Кроме того, каждый логический блок содержит два сумматора по mod 2, первые входы которых подключены соответственно к первому и второму информационным входам логического блока, вторые входы - соответственно к первому и второму управляющим входам логического блока, выходы — соответственно к первому и второму выходаь.: логического блока.

На чертеже изображена схема цифрсаналогового преобразователя.

Цифроаналоговый преобразователь (ЦАП) содержит цепь иэ n + I последовательно соединенных резисторов 1.1, 1.2,...1.i,...l.(п+1),к и узлам которой подключены первыми выводами пары 2п резисторов 2. 1.1, 2.1.2

2.i.!, 2.i.2; 2„п.l, 2.п.2, вторые выводы которых подключены соответственно к первому и второму выходам ш логических блоков 3.1, ..., 3п, первые управляющие входы которых подключены к выходу первого инвертора 4, а первые информационные входы— к соответствующим шинам 5.1,..., 5.i,...5.п первого преобразуемого кода, вторые управляющие входы блоков

3.1,...,3.п подключены к внходу второго инвертора 6, а вторые информационные входы — к соответствующим шинам 7.1 7.i 7.п второго преобразуемого кода, первый н второй

3О

lO913 (+1

+ и+

Ц » 1 И+

6 м! 2п и !

i+a + п

n-m 1

3 сумматоры 8 и 9 по mod 2, первые входы которых подключены к соответствующим знаковым шинам 5.(п+1), 7.(n+1) двух преобразуемых кодов, вторые входы — соответственно к 5 первой и второй управляющим шинам

10 и 11, выходы соответственно к входам первого и второго инверторов

4 и 6 и к первым выводам первого и второго дополнительных резисторов

12 и 13, вторые выводы которых подключены к выходной шине и к первому выводу цепи из n + 1 последовательно соединенных резисторов 1.1, 1.2,..., I.i, ... 1.(п+I),âòîðîé вывод которой подключен к выходу первого инвертора 4, третий дополнительный резистор 14, включенный между выходом второго инвертора 6 и точкой соединения резисторов 1.1 и 1.2, четвертый 20 дополнительный резистор 15, включенный между выходной и общей шинами, При этом каждый логический блок 3 содержит два сумматора 16 и 17 по

mod 2, первые входы которых подключе- 2 ны соответственно к первому и второму информационным входам логического блока 3, вторые входы — соответственно к первому и второму управляющим входам логического блока 3, выходы — 30 соответственно к первому и второму выходам логического блока 3. Индекс при позиции 2 состоит из номера пары резисторов и номера резистора в паре.

ЦАП работает следующим образом.

Аналитический процесс х (t), состоящий из вещественной и мнимой компонент

x(t) =Бе(к(t)j + j Tm fx(t))

l 40 представлен в виде двух числовых последовательностей и поступает на . входные шины ЦАП 5.1, ... 5.(п+1) и

7.1, ... 7(п+1). Вещественная Re(x(t)) и мнимая 7m(x(t)) компоненты процесса45 имеют и разрядов модуля и один (и+1) разряда знака, причем единице соответствует отрицательный знак функции, l !

Подяесущая, на которую необходимо произвести квадратурное преобразование, имеет вид двух знаковых ортогональных функций Sgn sin м)а и

Sgn cos ша1 и представлена в ЦАПе в виде — (Ядп (siпcu

55 (Sgn (сos tu t) + 11 1 где Ша — поднесущая частота.

Эти две функции поступают на шины

I0 u ll осуществляя на сумматорах

8 и 9 полярное перемножение знаков аналитического процесса и паднесущей.

Если логические состояния на входах сумматора 8 (9) совпадают„ что соответствует несовпадению знаков,. то на его выходе имеем нуль, а на вью.оде инвертора 4 (6) — единицу. При этом на выходах сумматоров 16(17) имеем числа, инвертированные относительно входных шин 5.1,...,5.п (7,1, ...,7.n). Так как выход инвертора

4(6) эквивалентен весу первого разряда ЦАП, то на первых (вторых) выходах логических блоков 3.1, ..., 3.п и инверторе 4(6) имеем число в дополнительном коде.

Если логические состояния на входах сумматора 8(9) не совпадают, то на его выходе единицу, на выходе инвертора 4(6) — нуль, а на выходах логических блоков 3,1, ...,З.п прямой код числа.

Таким образом осуществляется цифроаналоговое релейное перемножение вещественной (мнимой) компоненты со знаковой функцией поднесущей.

Так как соответствующие разряды обеих компонент аналитического процесса абсолютно симметрично подклю— чены к цепочке резисторов 1.1,..., 1.(n+1), !5, то очевидно, одновременно происходит и их равновесное сложение по выходу ЦАП.

Если резистивная матрица выполнена таким образом, что резисторы 2.1.1, 2,1.2; ...; 2.1..1, 2.i.2; ...;2.п.l, 2.п.2; 14; 1.1; 12; 13 равны 4R, резисторы 1.2, ... 1.(п+1) равны R, а резистор 15 равен 2R, а также, если считать внутренние сопротивления выходов логическим блоков равными нулю и напряжение логического нуля

Up = О, то можно записать мгновен-, но значение напряжения на выходе ЦАП где (+) — сложение по модулю два; и+ — знаковые разряды;

, Ь вЂ” отрицание а, ;

O>,bzE(0,1!I - коэффициенты m-ro разряда

1091330

ЗНИИПИ Заказ 3098/53 Тираж 962 Подписное

Фялиел ППП "Патеит", r. Ужгород,уп.Проектная, 4 соответственно вещественной и мнимой составляющих про-: цесса;

0 — уровень логической единицы на выходах логических блоков 3.1 ... З.п.

Анализ формулы показывает, что сигнал, сформированный на выходе

ЦАП, адекватен его цифровому эквиваленту, но смещен относительно нулевого уровня на постоянную величину

Ug

Режекция постоянной составляющей легко осуществляется известными методами в

Перенос процесса на поднесущую частоту производится с помощью униполярных логических элементов, которые характеризуются большим быстродействием. Суммирование компоненты производится не с помощью аналогового сумматора, который характеризуется низким быстродействием, а на резистивной матрице, которая не снижает быстродействие схемы.

B некоторых практических случаях числовая последовательность представляется не в виде нормального двоичного кода, а в виде модернизированного. Особенностью такого кода является то, что числу с отрицательным

5 знаком (знаковый разряд имеет единицу) соответствует модуль в дополнительном коде, В этом случае необходимо для квадратурного цифроаналогового преобразования подключить первые

10 и.вторые управляющие входы блоков

3, а также подключенные к ним выводы резисторов 14 и 1.1, к входным управляющим шинам 10 и 11 и входам инвер" торов 4 и 6 соответственно.

15 Входы инверторов необходимо подключить к вторым входам сумматоров 8, 9 по mod 2, а связи всех остальных блоков и элементов устройства оставить без изменения.

20 Технико-экономический эффект при использовании предлагаемого устройства заключается в том, что расширение функциональных возможностей позволяет использовать ЦАП в качестве выходных устройств в цифровых системах генерации или обработки узкополосных сигналов по их квадратурным компонентам.