Система передачи и воспроизведения информации

 

1. СИСТЕМА ПЕРЕДАЧИ И ВОСПРОИЗВЕДЕНИЯ ИНФОРМА1ШИ, содержащая на передающей стороне последовательно включ.енные пульпы управления, блок обработки цифровой информации, мультиплексор и модулятор, а на приемной стороне демодулятор, первый выход которого подключен через блок обработки видеосигнала, к одному входу видеоконтрольного блока, а другой выход через блок обработки цифрового сигнала - к другому входу видеоконтрольного блока, при этом блок обработки цифрового сигнала на приемной стороне состоит из последовательно соединенных разделителя видеосигнала, вход которого является входом блока обработки цифрового сигнала, селектора и интерфейса, из последовательно соединенных дешифратора , блока памяти страниц и генератора знака, выходы которого являются выходом блока обработки цифрового сигнала, отличающаяся тем, что, с целью повышения достоверности передачи информации, на приемной стороне в блок обработки цифрового сигнала введены блок селекции страниц, корректор сигнала ошибки и устройство блокировки сигнала ошибки, причем первый вход блока селекции страниц подключен к выходу интерфейса, первый вькод - к входу корректора сигнала ошибки, первьй выход которого соединен с вторым входом блока селекции страниц , а второй выход - с входом устройства блокировки сигнала ошибки, выход которого объединен с вторым входом корректора сигнала ошибки и подключен к входу деиифратора, другой выход которого соединен с третьим входом блока селекции страниц. 2. Система поп.1, отличаюG S щаяся тем, что блок селекции страниц с остоит из двух регистров сдвига на триггерах, памяти компараС торов, пяти детекторов, триггера управления, распределителя, трех ;элементов И и элемента PiJlH, причем выходы трех первых триггеров первого регистра сдвига через соответсто со вующие детекторы подключены к первым входам трех соответствующих компараторов , вторые входы которых соеди00 нены с выходами соответствующих 05 триггеров второго регистра сдвига, to выход четвертого триггера первого регистра сдвига соединен с входом четвертого компаратора и с входом четвертого детектора, выход пятого триггера первого регистра сдвига с входом пятого компаратора и с входом пятого детектора, выход четвертого клмпаратора соединен с первыми входами первого и второго элементов И, выходы которых подключены к двум входам элемента ИЛИ, выход четвертого детектора соединен с пер

СВОЗ СОВЕтСНИХ

СОЦИАЛИСтИЧЕСНИХ

РЕСП БЛИН

3 511 Н 04 .H,7/04

iОСУДАРОтнЕННЦЙ HOMMTET CCCP

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ (21) 3232341/09 (РСТ/FR 80/00075) (22) 15. 01.81 (13. 05.80) (31) 7912472 (32) 16.05.79 (33) Франция (46) 07.05.84. Бюл. Ф 17 (72) Бернар Марти, Алэн Пуанье, Клод Фурнье и Кристиан Рош (Франция) (71) Этаблиссман пюблик де диффюзьон ди пТеледиффюзьон де Франс" и Клод

Фурнье, Кристиан Рош (Франция) (53) 621.374(088.8) (54)(57) 1. СИСТЕМА ПЕРЕДАЧИ И ВОСПРОИЗВЕДЕНИЯ ИНФОРМАПИИ, содержащая на передающей стороне последовательно включ.енные пульпы управления, блок обработки цифровой информации, мультиплексор и модулятор, а на приемной стороне демодулятор, первый выход которого подключен через блок обработки видеосигнала.к одному входу видеоконтрольного блока, а другой выход через блок обработки цифрового сигнала — к другому входу видеоконтрольного блока, при этом блок обработки цифрового сигнала на приемной стороне состоит из последовательно соединенных разделителя видеосигнала, вход которого является входом блока обработки цифрового сигнала, селектора и интерфейса, из последовательно соединенных дешифратора, блока памяти страниц и генератора знака, выходы которого являются выходом блока обработки цифрового сигнала, о т л и ч а ю—

1 щ а я с я тем, что, с целью повышения достоверности передачи информации, на приемной стороне в блок обработки цифрового сигнала введены блок селекции страниц, корректор сигнала ошибки и устройство блокировки сигнала ошибки, причем первый вход блока селекции страниц подключен к выходу интерфейса, первый выход — к входу корректора сигнала ошибки, первый выход которого соединен с вторым входом блока селекции страниц, а второй выход — с входом устройства блокировки сигнала ошибки, выход которого объединен с вторым входом корректора сигнала ошибки и подключен к входу дешифратора, другой выход которого соединен с третьим входом блока селекции страниц.

2. Система по п.1, о т л и ч а ющ а я с я тем, что блок селекции страниц состоит из двух регистров сдвига на триггерах, памяти компараторов, пяти детекторов, триггера управления, распределителя, трех ,элементов И и элемента ИЛИ, причем

1 выходы трех первых триггеров первого регистра сдвига через соответствующие детекторы подключены к первым входам трех соответствую1цих компараторов, вторые входы которых соединены с выходами соответствукицих триггеров второго регистра сдвига, выход четвертого триггера первого регистра сдвига соединен с входом четвертого компаратора и с входом четвертого детектора, выход пятого триггера первого регистра сдвига с входом пятого компаратора и с входом пятого детектора, выход четвертого компаратора соединен с первыми входами первого и второго элементов И, выходы которых подключены к двум входам элемента ИЛИ, выход четвертого детектора соединен с пер1091862 вым входом третьего элемента И, выход пятого детектора — с вторым входом второго элемента И, выход пятого компаратора — с вторыми входами первогo и третьего элементов И, выход третьего элемента И вЂ” с третьим входом элемента ИПИ, выход которого соединен через последовательно включенные третий, второй и первый компараторы с первым входом распределитеBTopoA Bxop которого Ifo+KJIB) lcH выходу первого регистра сдвига, а третий вход — к выходу триггера управ. ления, причем вход первого регистра сдвига является первым входом блока селекции страниц, вход триггера управления — вторым входом, вход второго регистра сдвига — третьим входом, а первый и второй выходы распре делителя — соответственно первым и вторым выходами блока селекции страниц.

3. Система по и. 1, о т л и ч аю щ а я с я тем, что корректор сигнала ошибки состоит из регистра сдвига на элементах памяти, распре,делителя на элементах памяти, решающего устройства, детектора и блоков ввода информации, причем детектор, первый элемент памяти регистра сдвига, первый элемент памяти распределителя, второй элемент памяти регистра сдвига, второй элемент памяти распределителя, третий элемент памяти регистра сдвига, третий элемент

Изобретение относится к передаче и индикации информации в r.ðèåìíîé аппаратуре телевидения.

Известна система передачи и воспроизведения информации, содержащая на передающей стороне поспедовательно включенные пульты управления, блок обработки цифровой информации, интерфейс, мультиплексор и модулятор, а на приемной стороне — демодулятор„10 первый выход которого подключен через блок обработки вицеосигнала к одному входу видеоконтрольного блока, а рр gE ой BbKop ч ерше 3 блок обработки цифрового сигнала — к другому входу 15 памяти распределителя и четвертый элемент памяти регистра сдвига оединены последовательно, выходы первых трех элементов памяти регистра сдвига соединены с входами соответствующих компараторов, выходы которых подключены к входам решающего устройства, первый выход которого подключен к первому входу первого блока ввода информации, второй вход которого объединен с первым входом второго блока ввода информации и соединен с выходом второго элемента ! памяти регистра сдвига, а выхоц — с другим входом первого элемента памя— ти распределителя, второй выход решающего устройства подключен к второму входу второго блока ввода информации, выход которого соединен с другим входом второго элемента памяти распределителя, а третий выход решающего устройства — с управляющим входом третьего элемента памяти распределителя и с первым входом третьего блока ввода информации, второй вход которого подключен к выходу четвертого элемента памяти регистра сдвига, а выход — к другому входу третьего элемента памяти распределителя, причем вход детектора является входом корректора сигнала ошибки, выход регистра сдвига — первь:и выходом, а четвертый выход решающего устройства вторым выходом корректора сигнала ошибки.

2 вицеоконтрольного блока, при этом блок обработки цифрового сигнала на приемной стороне состоит из последовательно соединенных разделителя видеосигнала, вход которого является входом блока обработки цифрового сигнала, селектора, интерфейса, дешифратора, блока памяти страниц и генератора знака, выходы которого являются выходом блока обработки цифрового сигнала.

Однако известная система не обес— печивает достовернос ти перс. дачи информации.

Цель изобретения — повьпшенпе достоверности передачи информации. !

Поставленная пель достигается тем, что в систему передачи и воспроизведения информации, садергкащую на передающей стороне последовательно включенные пульты управления, блок обработки цифровой информации, мультиплексор и модулятор, а на приемной стороне демодулятор, первый выход которого подключен через блок обработки видеосигнала к одному входу видеоконтрольного блока, а другой выход через блок обработки цифрового сигнала — к другому входу видеоконтрольнога блока, при этом блок обработки цифрового сигнала на приемной стороне состоит из последовательно

l0 соединенных разделителя видеосигнала. вход которого является входом блока

20 обработки цифрового сигнала, селектора и интерфейса, из последовательно соединенных де1пифратар а, бл ок а памяти страниц и генератора знака, выходы которого являются выходом

25 блока обработки цифрового сигнала, на приемной стороне в блок обработки цифрового сигнала введены блок селекции страниц, корректор сигнала ошибки и устройство блокировки сигнала ошибки, причем первый вход блока селекции страниц подключен к выходу интерфейса, первый выход — к входу корректора сигнала ошибки, первый выход которого соединен с вторым 35 входом блока селекции страниц, а второй выход — с входом устройства блоки ровки сигнала ошибки, выход которого объединен со вторым входом корректора сигнала ошибки и подключен ко входу 40 де1ш1фратора, другой выход которого соединен с третьим входом блока селек ции страниц, блок селекции страниц состоит из двух регистров сдвига на триггерах, пяти компараторов, пяти 45 детекторов, триггера управления, распределителя, трех элементов И и элемента ИЛИ, причем выходы трех первых триггеров первого регистра сдвига через соответствующие детекторы 50 подключены к первым входам трех соответствующих компараторов, вторые входы которых соединены с выходами соответствующих триггеров второго регистра сдвига, выход четвертого триг-55 гера первого регистра сдвига соеди— нен с входом четвертого компаратора и с входом четвертогo детектора, выход пятого трпггсра псрвога регистр» сдвига — с входом пятого компара— тора и с входам пятого детектора, вь1ход четвертого компаратара соедпнсп с первь1ми входами первого и вторсго элементов И) выходы которых подключены к двум входам элемента ИЛИ, выход четвертого детектора соединеll c iTEp— вым входом третьего элемента И вы) ход пятого детектора — с втарыь, входом второго элеме.1та И, выход пятого компаратора — с вторыми входами пср— ваго и третьего элементов И, выход третьего элемента И вЂ” с третьим входом элемента ИЛИ, выход которого соед1н1ен через последовательно включенные третий, второй и первый кампаратары с первым входам распределителя второй вход которого подключен к выходу первого регистра сдвига а третий вход — к выходу триггера

) управления, при ем вход первого регистра сдвига является первым входом блока селекции страниц, вход триггера управления — вторым входом, вход второго регистра сдвига — треть. им входом, а первый и второй выходы распределителя — соответственно первым и вторым выходами блока селекции страниц.

Причем корректор сигнала ошибки состоит из регистра сдвига на эле;eiiòàõ памяти, распределителя на элементах памяти, решающего устройст:-1а, детектора и блоков ввода информации, причем детектор, первый элемент памяти регистра сдвига, первый элемент памяти распределителя, второй элемент памяти регистра сдвига, второй элемент памяти распределителя, третий элемент памяти регист ра распределителя и четвертый элемент памяти регистра сдвига соединены последовательно, выходы первых трех элементов памяти регистра сдвига соединены с входами соответствующих компараторов, выходы которых подключены ко входам решающего устройства, первьгй выход Kotop01 подк.)110чен к первому входу первого блока ввода г1нформации, второй вход которого объедине. с первым входом второго блока ввода информации и соединен с выходом второго элемента памяти регистра сдвига, а выход — с другим входом первого элемента памяти распределителя, второй вьгход рс шающс1091862

40 гo устройства подключен rco ?37opoM5 входу второго блока ввода информаЦИИ ВЬГХОЦ КОТОРОГО СОЕДИ?3Е?3 С ДРУГИМ входом второго элемента памяти распределителя, а третий вьгход решающего устройства — с управляющим входом третьего элемента памяти распределителя и с первым входом третьего блока ввода информации, второй вход которого подключен к выходу четвер — 10 того элемента памяти регистра сдвига а выход — к другому входу третьего элемента памяти распределителя, причем вход детектора является входом корректора сигнала ошибки, выход регистра сдвига — первым выходом, а четвертьгй вьгход решаюшего yròðîéñòьа — вторым выходом корректора сиг на. ла ошибки.

На фиг. 1 представлена структур- 10 ная электрическая схема передающей стороны системы передачи и воспроизведения информации; на фиг. 2 то же, приемной стороны системы передачи и воспроизведения информа— ции.; на фиг. 3 — то же, блока селекции страниц; на фиг. 4 — то же, корректора сигнала ошибки; на фиг.зто же, первого блока ввоца информации; на фиг. 6 — то же, второго блока ввода информации; на ф?1г. 7 то же, третьего блока ввода инфор— и ции, на фиг. 8 — то же, логического блока; на фиг. 9 — то же, устройства блокировки сигнала ошибки.

Система передачи и воспроизведения информации содержит на пер едаюi,щей стороне (фиг. 1) пульты управления (1 — i ) — (1 — п), каждья31 из которых состоит из контрольного экрана (2-1) -(2 — и) и клавиатуры (3 — 1)— (3-Ы, блок 4 обработки цифровой информации состоит из блока 5 установки формата страницы документа, блока б памяти и преобразователя 7.

Выход блока 4 подключен через мультиплексор 8 по входу модулятора 9, выход которого является выходом приемной стороны. Пульты управления (1 — 1) †(1-и) позволяют оператору набрать страницы, проверяя на контроль50 ном экране характеристики известного изображения: размер символов, мигание, различные графические особенности. Каждая клавиатура 3-i (i=1, 2, r 5 ...,n) представляет собой тип пишущей машинки и предназначена для набора и приведения в соответствующий порядок документов. Блок S формирует и збыточныс последовательности кодов, а блок 6 памяти хранит длите ?ьно.-ти передаваемых кодов, которые периоди- . чески считываются и передаются через мультиплексор 8 на вход модулятора

9 для передачи.

На приемной с-ороне (фиг. 2) система содержит демодулятор 10, блок

11 обработки видеосигнала, представляющий собой„ например, деп3ифратор цвета и генератор развертки, видеоконтрольный блок 12, состоящий из видеокоммутатора 13 и электроннолучег?ой трубки (ЗЛТ) 14, а также блок 15 обработки цифрового сигнала, состоящий из разделителя 1б видеосиг нала, селектора 17, интерфейса 18, блока 19 селекции страниц, корректора 20 сигнала ошибки, устройства

21 блокировки сигнала ошибки, дешифратора 22, блока 23 памяти страниц и генератора 24 знака. (емодулятор 10 подает звук на громкоговоритель и видеосигнал на блок 11, который передает цветовые видеосигналы В 1, V и Е,, а также сигнал яркости г через

1 видеокоммутатор 13 на ЗЛТ 14. В блоке

1з выходы г-енератора 24 соединены со входами цветнОсти К,, 1, и В, и входом яркости 1. видеокоммутатора 13.

Селектор 17 выбирает цифровой канагг и представляет возможность проходить полезному сообщению по их номеру канала. Выборка страниц и декодирование выбранных страниц происходит в дешифраторе 22, который декодирует страницу за страницей и заполняет блок 23 памяти страниц.

Блок 19 селекции страниц предназначен для распознавания кодов заголовка страниц и номера страницы и годключает свой первый выход ко входу корректора 20 во время первого приема одной страницы и второй выход ко входу устройства 21 во время последующих приемов. Корректор 20 сигнала ошибки корректирует ошибочные коды и подает сигналы об ошибочных, но не исправленных кодах, а также распознает код окончания страницы, во время которого »о cвоего второго выхода подает сигнал на второй вход блока 19 об окончании страницы.

Устройство 21 после;3 о за тел ьно устраняет ошибк3?, с у.» c T?3órcIïï..å в странице г?осл» 3срг3ого ее приема, блокируя любую персдачу информации в случае наличия ошибfciI f3 последоваПервый регистр сдвига (триггеры

25-29) принимает дайные от интер— фейса 18. Информация триггера 28 сравнивается со сповом компаратора

36, а компаратор 37 сравнивает информацию триггера 29 со словом S0H.

Так только появляется другая комбинация, например (Х; RS), (SOH; Х) или (SOH; RS), элемент ИЛИ 48 контролирует компараторы 33-35, которые сравнивают информацию триггеров

25-27 с информацией триггеров 30-32 ! соответственно. Информация триггеров 25 — 27 корректирует детекторами

38-40 кода Хэмминга. Если сигнал ,сравнения имеет положительный знак, 45

50 с

a) 10918 тельности ряда страниц или окончания следующей страницы, В случае, когда ошибки вызываются отраженными сигналами и когда какой.пибо код находится в том же положении последовательных передачи, ошибки являются сг»стел»атическими, и пе представляется возможным исправить код страницы. Использование асинхронного характера передачи в систе- 10 ме ЛНТИОПЕ позволяет уменьшить вероятность того, чго тот же код окажется ошибочным во время второго приема кода страницы.

Блок 19 селекции страниц (фиг.З) содержит первь»г» регистр сдвига на триггерах 25 — 29, в котором триггер

15 принимает сигнал от интерфейса

18, второй регистр сдвига на триггерах 30, 31 и 32, определяющих номер 20 страницы, посылаемь»й дешифратором 22, первый, второй и третий компараторы

33, 34 и 35, соединенные с триггерами 30, Çi и 32 второго регистра сдвига соответств нно, четвертый и пять»»» 2 компараторы 36 и 37, соединенные соответственно с триггерами 28 и 29 первого регистра сдвига и предназначенные для сравнения их информации с кодами начала страницы, пять детекторов 38 — 42, триггер 43 управления, вход которого является вторым входом блока 19 и подкпючен ко второму выходу корректора 20, распределитель 44, управляемый компаратора35 ми 33, 34 и 35, первый выход которого является первым выходом блока 19 и подключен к первому входу корректора 20, а второй выход является вторым выходом блока 19 и подключен ко входу устройства 21, три элемента

И 45, 46 и 47 и элемент ИЛИ 48 °

62 b что подтверждает ранflp(.ö< 11»г.ль 44, управляемый триггером 43, триггер 43 устанавливается в нуль сигналом от клавиатуры абонента и устанавливается в епинг»цу сигналом от корректора

20, указывая на окончание первого приема.

Когда триггер 3 находится в нулевом состоянии. распре,;елитель 44 поц ключает свой первый выход ко вхоцу корректора 20, когда триггер 43 находится в единичном состоянии, рас— пределитель 44 подключает свой вто— рой выход ко входу устройства 21.

Корректор 20 сигнала ошибки (фиг. 4) содержит регистр сдвига I»a элементах памяти 49 — 52, распрецелитель на элементах памяти 53, 54 и 55, детектор 56, на элементы памяти 49-55 подаются синхронизирующие импульсы Н от интерфейса 18, ре— шаюшее устройство, состоящее из трех компараторов 57, 58 и 59 и JIQ гического блока 60, а также три блока 61, 62 и 63 ввода информации. В компараторе 57 происходит сравнение с кодом RC и компараторе 58 — с кодами ЕТХ, LP, ESC и в компараторе 59 с кодами ЕОТ, US ЕТХ, ESC RC SS2

Третий блок 6 1 ввода информации (фиг. 5) содержит блок 64 памяти кода ошг»бки, блок 65 памяти кода RC) мультиппексор 66, управляемый двумя двоичными элементами еЬ, и eb, старшего разряда сигнала с третьего выхода логического блока 60, первый двоичш»й элемент этого сигнала еЬ» управляет элементом памяти 53, один вход которого подключен к выходу мультиплексора 66, а другой вход— к выходу элемента памяти 50.

Второй блок 62 ввода информации (фиг. 6) содержит блок 67 памяти кода ESC, блок 68 памяти кода ошибки, блок 69 памяти кода ЕТХ, блок 70 памяти кода LF блок 71 памяти кода

NUL мультиплексор 72, управляемый тремя двоичными элементами еЬ,, еЬ, и еЬ, старшего разряда сигнала со второго выхода логического блока

60, IIBpBb»»» двоичный элемент этого сигнала еЬ управляет блоком памяти кода RC 65, один вход которого подключен к выходу мультиплексора

72, а другой вход — к выходу элемента памяти 51.

Первый блок 63 ввода информации (фиг. 7) содержит блок 73 памяти рек!ающего устройства с тремя группами вь!ХОДОВ . Первый! Двоичный элемент с и I ! а! а. с K d)K! T, О Г О в ых О Да Об ь1ч н О и р с Д ставлЯет НУльр в этом слУчае элем еHTI>l памяти 33 р 54, 55 находят c B н таком состоянии, что элементы памяти 19-52 функционируют. В противном случае, например, ес.ли первый двоичный э IåìåIIT равен единице, элемент памяти 55 разрешает запись в элемент памяти 51 сигналов из блока

63 других дноич!!ых элементов.

Т а б л и ц а 1

Ком- Тест, пар а- !1рПроизведенные операции тор

77

57

Ьит недействительности

Сравнение содержания элемента памяти 50 с содержанием элемента памя- 4

51 с точностью до бита

Сравнение с RC

Бит недействительности

Сравнение с содержанием элементов памяти 49 или 50

Сравнение с ЕТХ

Сравнение с EF

Сравнение с ESC

Сравнение с ЕБС с точнОстьк) до !рита

Сравнение с нулем символов бит 6 и 7

82

83

84

85 кода Е0Т, блок 74 памяти кода US, блок 75 памяти одз NUL, мультиплексор 76, управляемый двумя цвоич" ! ными элементами еЬ, и еЬ, старшег0 РазРЯДа сигналар пеРвый Двоичный элемент еЬ которого управляет эле1 ме> нтОм плм!1ти 5 ) р Один из входов которого подключен к выходу мультиплексора 76, а второй вход — K выходу элемента памяти 52, 10

Таким образом, сигнал с первого выхода блока 19 подается на вход детектора 56, который добавляет дво— ичный. элемент к серии импульсов в элементах памяти 49-55. Элемент памя- 15 ти 49 за1!Ись!Наст либо информацию элемента памяти 50,либо информацию б1!ока 61,чт! Ilp0.qE ëÿåòñÿ элементом памяти 53.

Ин!1?ормация элементов и амяти 50-52 ?О контролируется компараторами 57-59 согласно табл . 1, Зти результаты обрабатываются логическим блоком 60

Х Л

87

Бит недействительности

Сравнение с I 7-гп бита с 0 6-го бита

Сравнение с ЕОТ

Сравнение с US

Сравнение с содержанием элемента памяти 51 с точностью до бита

Сравнение с ЕТХ 1ли ЕБС или РС или SS2

Компаратор 57 имеет выходы 77-79. компаратор 58 имеет выходы 80-86, а компаратор 59 имеет выходы 87-92, подключенные. ко входам логического блока 60. Логика работы логического блока 60 представлена ниже.

Сигналы на выходах 80, 85, 88, равные 1, со второго выхода в блок

67 памяти кода Е5С; сигналы на выходах 80 и 88, равные 1, и 85, равный

0; а также сигналы на выходах 80 и

92, равные 1; или 83, равный 1, и

77 или 87, равные нулю; или 81р равный 1, 77, равный нулю, а также 91 подтверждают достоверность сигнала со второго выходя ".. блок 68 памяти кода ошибки.

Последний случай подтвержпаст достоверносTü сигнала с первого выхода с адресом, соответствую!!!!!м содержанию элемента памяти 51, Сигналы на выходах 80 и 89, равные 1, подтверждают достоверность сигнала со второго выхода в блок 69 памяти кода ЕТХ; сигналы на выходах 79, 80 и 90, равные 1, подтверждают достоверность сигнала с первого выхода в блок 70 памяти кода; сигналы на выходах 79, 80 и 87, равные 1, подтверждают достоверность сигналов с первого и второго выходов соответственно в блок 70 памяти кода LF и в блок 74 памяти кода IJS; сигналы на выходах 77, 78 и 81, равные 1, подтверждают достоверность сигнала с третьего выхода с адресом, соответ.твуюшим содержанию памяти 51; сигHQJII>I на выходах 77 и 81, равные 1, Но 78, равный H)lè,, 110iIòëcрждают достоверность сигнала с третьего выхода в блок 64 на !яти кода ошибки

> сигналы на выходах 82 и 87, равные

1, подтверждают достонеpHOcTb сиг—

1091862

7? =1

87 = l

83 1

1 0 74

79 = 1

83= 1

10 98

87= 1

84 =1

0 1

Таблица 3

Тест, Р

Операции

Таблица 2

126

130

134

124

81 = 1

77 =0

91=0

51

94

127

79= 1

80 =

87= 1

74

l31

82=1

87 = 1

73

0 0

11 нала с первого выхода в блок 73 памяти кода ЕОТ; сигнапы на выходах

77, 87 и 83 подтверждают достоверность сигналов с первого и третьего выходов соответственно в блок 65 5 памяти кода RC и в блок 74 памяти кода US. В то же время как 90, 83, равные 1, с 77, равным нулю, подтвержают достоверность сигнала с третьего выхода в блок 65 памяти кода RC; сигналы на выходах 79 и 83, равные 1, подтверждают достоверность сигнала с первого выхода в блок 74 памяти кода US; сигналы на выходах 79,равные 1, 80, 83, 90, равные нулю, подтвержда- 15 ют достоверность сигнала с третьего выхода в блок 64 памяти кода ошибки; сигналы на выходах 87 и 84, равные

1, подтверждают достоверность сигналов с первого и второго выходов соот 20 ветственно в блок 71 памяти кода

NUL и в блок 75 памяти кода NUL.

Код US который следует за номером ряда в двух цифрах, ведет к тому, что логический блок 60 блокиру- 25 ется во время двух синхронизирующих интервалов счетчиком после детекти— рования сигнала с выхода 90, а сигналы с выводов 89 или 82 вызывают переключение триггера 43 в нуль, указывая30 окончание приема страницы.

Реализация логического блока 60 (фиг. 8), формирующего сигнал на первом выходе, представлена логическими элементами И 93-98, элементами

ИЛИ 99, 100 и 101. Ломтика работы логического блока 60 представлена в табл. 2.

Продолжение табл, 2

Сигналы со второго и третьего выходов логического блока 60 формируются аналогичным образом.

Устройство 21 блокировки сигнала ошибки (фиг. 9} выделяет последовательности начала ряда RC LP US u блокирует любую передачу информации в случае ошибки, устройство содержит элементы памяти 102-105 регистра сдвига, элементы памяти 106 107 и

108 распределителя, блоки 109, 110 и 111 ввода информации, решающее устройство из компараторов 112» 1l3 и 114 и логического блока 115 с триггером 116. Первый блок 111 содер. жит мультиплексор 117 и блок 118 памяти кода US, второй блок 110 содержит мультиплексор 1l9 и блок 120 памяти кода LP третий блок 109 содержит мультиплексор 121, блок 122 памяти кода уплотнения NUL и блок

123 памяти кода RC.

Логика работы представлена в ,:табл. 3.

Сравнение содержания элемента памяти 103 с RS

Сравнение содержания элемента памяти 104 с LF

Сравнение содержания элемента памяти !05 с US

Бит недействительности байта,, содержащегося в элементе памяти 103

Бит недействительности байта, содержащегося в элементе памяти 104

Бит недейс тви тел ьности байта, содержащегося в элементе памяти 105

1091862

123

118

RS

109 i 23 о

123

109

122

В логический блок 115 включен триггер 116, который подтверждает наличие сигнала с третьего выхода логического блока 115 в блок 122 памяти кода уплотнения.

Таким образом, в системе передачи и воспроизведения информации повышается достоверность передачи информации .

126 = 1

127

134

120 LF

110

126 = 1

"" 27 = 1

131 = 1

120 LF

118 US

111

Логика работы .погического блока

115 аналогична логике работы логическога блока 60 и представлена в .абл. 4. При этом компаратор 112 имеет выходы 124-126, компаратор 113 имеет выхоцы 127 †1, компаратор 114 имеет выходы 131 — 134, подключенные ко входам логического блока 115.

Таблица 4

124

131

130 = 1

134 130 =

124 = 0

126 = 1

130 = 1

126

127 = 0

130 = 0

134 = 0

14

Продолжение таб ., 4

10918б2

1 09 t862

Г !

J !

1091862

109 1862

Тираж 635 !

N 108 f09 й77 ЙЧ

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

/Ы ЙЧ

8,ф

Заказ 3590

Подписное