Устройство для обращения к памяти (его варианты)

 

1 , ycTpoj scj-uo {ля обращения к , содержащее перныг i.второй переключающие транзисторы, управляющий транзистор, установочкь1Й транзистор , первый II второй диоды, резисторы с первого по третий, причем коллекторы первого и второго переключающих транзисто 5ов подк:почены соответCTBeniio к одним из выводов первого и второго резисторов, другие выводы которых соединены с нервой игипой питания , база первого иереключающего транзистора является информационным входом устройства, база второго переключающего транзистора нодключена к первой шине опорного напряжения, эмиттеруправляющего транзистора соединен с коллектором установочного транзистора, база которого соединена с второй шиной опорного напряжения,, а эмиттер подключен к одному из выводов третьего резистора, другой вывод к.оторогр соединен с второй шиной питания, о т л и ч а 10 щ е е с я тем, что. с целью упрощения и повьпяения быстродействия устройства, в нем эмиттеры переключающих транзисторов соединены с коллектором установочного транзистора , ;.) первого и riTOporo диодов подключены соответственно к коллектора; . ncpiioro и вт;М1О1о перек.пючаюi;ii: : транзисторов, клто.;г,ы - к кол.пектору управляю;;; го трш-гзисторя , база которого является занисывпклчнм пхо;io;- устройст за, 1соллектор, пе)екл10чп;0:1 ,их транзисторов являк тся выхода и устройства, 2, Устройство для обращения к памяти , содержащее первый и BTOpoii пере ключ aioii;ne транзисторы, первый и BTop :ii управляющие траи;П1сто;)ы, уста noj3O4i:bi)i 1ранаистор, резисторы с пер

СО103 СОВЕТСКИХ

СОРИА ИС-ГИ ЕСКИХ

РЕСПУЕЛИК з(я) G ll 0 7/00 г ъ () ОПИСАНИЕ ИЗОБРЕТЕНИЙ

H AHTOP(;HOMY СЯЗИДЕТЕПЬСТГЗУ

i а, 1

) ЬЬь..

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬ1ТИ? !

»>южкаткшмюсзаевк«глатаю:> жюнт л« ймзилвмМю ююе ю«жзз мнил«и> (21) 34679i4/18-„ (22) 07.07.82 (46) 15,05.84. to 18 (7 Z ) jj. Л. pOF)bitt!et. G .

A. Э. Нестсрои, 8. 8. Пастон и Л. П. XoliojifloItа (53) 681. 327 (088. 8) (56) 1. Па гент С11!1 1 >; 3(j j () 6(7, кл. 307/238, Оиублцк, !$7

2. Патеи .. Сп(1 »"- О()(!070, кл. 30i/238, опуб>и!к. 1978 (и!7атотип), (54) УС !"! ОЙСТ!jf0,!j„!j, 01>l>А1!>,!. ППЯ !. !!(1МЯТИ (1, 0 !>! 1.! 11 11Г!Ы) (J 7) 1, . стpÎllc! 130 IJi5! Oop(litt(!Iilisi к иамя г?1 «содержащее первый и Бта»ай

* псрекл!очающие тра!itзисторы, упр;113315!!ощип транзистор, установочный транЗИ(i OP « li017ill lli И i3 ОРО?1 UHOJ!Ы, ")(ЗИС

TopL! с псрвогÎ liî третий, причем колlIPK го!)ы Il(. .p!301 o и 13Topoi I!Cp(1(л!очаlо" !

i!Hx транзистора!3 иадк?п!о.(еиы coo:t è(Tст?)ен?10 к одним из Выводов Ifcj)i)ol и второго резисторов, другие выводы ко- ToPbix coelJèHcIlhl с I!(!7!Зой 1!!Иl!Ой иита— ния, база первого перек)почающего транзистора является информадианны?! Вхо дом устройства, база второго переключающего транзистора подключена к первой шине опорнога напряжения, эмиттер управля!ощего транзистора соединен с коллектором установочного транзистора

« база которого соединена с второй шинои опорпага напряжения. а эмиттер подключен к одному из вы!задов третьего резистора, другой выпад которого соединен с второй шиной питания, о т л и ч а !o f!t e e с я тем, что ° с цслью упрощения и повьш1ения быстро. дейст>зия устройства, в нем эмиттеры переключающих граизисторов соединены с коллектором установочного транзист(>р 1,,>!>Оды первого H !3 i (р(>га пиодог подключен?ы саответствегп>о к каллект01. а:. l!ср? 01 0 l 1>тор() (> .. (.17(к! !ючлlо

>11!t.; ;" P;l! 3!. (..таj:o, к =t 1 О;.1ьl I(калоlек

Т01 >, ПР >113л51!КЩ(г0 Tj) и! з!!с ОРа О л 3 а .,0 Tn! Г 1 0 51БЛЯ (та >1 > а(И!(i !1> it!t>1;lii !F3XO— . . РОИ(I Б:, ),«.» 1ЕКTG171! 1 )>ЕI,Л!О

>а((.: I, i. Транзисторов явля! >тся L:btxoltQ :1i 5 с трайcT .> а, : (т;70иства для О бр;1L!!(611ия к nat .51 ."1! ГОjiе j)жегt(.(перв! >Й l! Втораи

li(!» >, >t.»t,:,t >tг!!с - ра>>зи(T(7!>i 1!(Б>>ый !

3 I 1 : Hl > i P (1 l JI 5 i io!! t! o !", > а l з и Г > n 1> ) ы У с т а

110!30>1!!1:й т, 7 i!!t;Ic l nj) 1-е з1!(. тnPbl с !IE P вага;;0 Т1>ет;!!1, при 1ем коллекторы

HQj)1)on и Б тор. го иере ключ лю)них трлн.

= ис! >())ро?7 ио,;tl(!T!»>I clif i cooò«o ).с I !>нино к

0 !1! . i;l:3 Df!!i. .Ojl(7! 11(p,. 0nn> и 13тoi701 0

Пе 3истар(1!3 >,-.,р-> -.->:(!11 1;О:! I.!:ÃT(7t>b!X

Г(, c«1tHñíû с ПОРВО> l "..!П1> ОЙ и ft (1?I? .5I

0(!За i.(. .1)БОI 0 !I(РО!(:>О>1 3.".;I.i(. Г(1 1 17ЛIIЗ1!С 1 on! 5! Бля(тс я I!it(1>oj>t !а 1(иои!1! 1: Б""Одам > C3 >О!.CО В 1«()с! 35 Б > (. POI 0 !loj)(31(.ПОЧ IО цзга тj>;и!5!истаi)= поцкл!очс!(а " первой

ББ!И(: опс>риого напряжения, эмиттеры упрлвляюши?1 транзисторов падкл!очены к кол(>(ктору установочного транзистора, база которого соединена с второй шиной опорного напряжения а

«

Э..".i T i СР rfoj>l(J!t()>I(?I К ОДИОМУ ИЗ ВЬIВОД013 третьег(> резистора, другой вывод которого соединен с второй шиной питания, 0 т л и ч а ю щ е е с я тем, что, с нелыо упрощения и повышения быстродействия устройства, 13 !teart эмиттеры иерекл!оч?нощих транзисторов соеди— иены с коллектором установочного транзiicтора, I(оллекторbl парного и втОр01 у!!равляющих транзисторов объедиliсны сООтriE. òñTL>(. .HHO с кО:1лектоpами первого и Второго пере кл!>)ча)ощих

109256) транзисторов и являются выходами уст ров объединены и являются записываю ройства, базы управляющих транзисто- щим входом устройства.

Изобретение относится к вычислительной технике и предназначено для использования в схемах управления матрицей накопителей памяти интегрального запоминающего устройства, 5

Известно устройство для обращения к памяти, содержащее два дифференциальных каскада: один,цля установки напряжения считывания на разрядных шинах матрицы накопителя, другой

10 для установки потенциалов записи, причем для каждого иэ дифференциальных каскадов требуется свой источник тоKà fl 3

Разброс токов в этих источниках вызывает разброс логических уровней на выходе устройства, что снижает

его надежность, а большое количества компонентов не позволяет оптимально использовать площадь кристалла при проектировании топологии интегральной схемы.

Наиболее близким техническим решением к предлагаемому является устройство для записи и считывания информации, содержащее первый и второй транзисторы, эмиттеры которых связаны между собой и подключены к первому источнику тока, база первого транзистора подключена через сагласуюшую 30 цепь ко входу сигнала записи, база втсрого транзистора подключена к первому источнику опорного напряжения, первый и второй диоды, которые объединены па анодам и подключены к кол-З5 лектору второго транзистора, третий и .четвертый транзисторы, эмиттеры которых объединены и подключены к коллектору первого транзистора, база третьего транзистора подключена ка 40 входу сигнала данных, база четвертого транзистора подключена ка второму источнику опорного напряжения, первый и второй резисторы, подключенные к коллекторам соответственно тре-45 тьего и четвертого транзистора, а вторые выводы первого и второго резисторов подключены к высокому потея. циалу источника напряжения питания, общая точка первого резистора и коллектора третьего транзистора, К которой подключен катод первого диода, служит первым выходом (череэ согласующее устройство), общая тачка вто- рого резистора и коллектора четвертого транзистора, к которой подключен катод второго диода, служит вторым входом (через согласующее устройство) блока 2

Недостатком этого устройства является наличие двух дифференциальных уровней, что приводит к разбросу логических уровней и сникает быстродей- ствие устройства (по сравнению с одноуравневыми устройствами).

Цель изобретения — упрощение и повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройстве для обращения к памяти, содержащем первый и второй переключающие транзисторы, управляющий транзистор, установочный транзистор, первый и второй диоды, резисторы с первого по третий, причем коллекторы первого и второго переключающих транзисторов подключены соответственно к одним из выводов первого и второго резисторов, другие выводы которых соединены с первой шиной питания, база первого переключающего транзистора является информационным входом устройства, база второго переключаюшего транзистора подключена к первой шине опорного напряжения, эмиттер управляющего транзистора соединен с коллектором установочного транзистора, база которого соединена с второй шиной опорного напряжения, а эмиттер подключен к одному из выводов третье.

ro резистора, другой вывод которого соединен с второй шиной питания, эмиттеры переключающих транзисторов соединены с коллектором установочного транзистора, аноды первого и второго диодов подключены соответственна к коллекторам первого и второго переключающих трачэисторав, катоды — к коллектору управляющего транзистора, 1092561 оаэа которого является записывающим входом устройства, коллекторы переключающих транзисторов являются выходами устройства, По другому варианту в устройстве 5 для обращения к памяти, содержащем первый и второй переключающие транзисторы, первый и. второй управляющие транзисторы, установочный транзистор резисторы с первого по третий, причем коллекторы первого и второго переключающих транзисторов подключены соответственно к одним иэ выводов первого и второго резисторов, другие выводы которых соединены с первой ши- 1 ной питания, база первого переключающего транзистора является информационным входом устройства, база второго переключающего транзистора подключена к первой шине опорного напряжения, эмиттеры управляющих транзисторов подключены к коллектору установоч ного транзистора, база которого соединена с второй шиной опорного напряжения, а эмиттер подключен к одному из выводов третьего резистора, другой вывод которого соединен с второй шиной питания, эмиттеры переключающих транзисторов соединены с коллектором установочного транзистора, коллекторыЗО первого и второго управляющих транзисторов объединены соответственно с коллекторами первого и второго переключающих транзисторов и являются выходами устройства, базы управляющих З транзисторов объединены и являются записывающим входом устройства, Таким образом, второй вариант уст" ройства отличается от первого отсутствием диодов и наличием второго уп- 40 равляющего транзистора.

На фиг. 1 изображена структурная схема устройства для обращения к памяти, по первому варианту;на фиг, 2то же, по второму варианту; на 45 фиг. 3 — подключение к запоминающей матрице устройства для обращения к памяти.

Устройство для обращения к памяти по первому варианту содержит (фиг. 1!у первый 1 и второй 2 переключающие транзисторы, управляющий транзистор

3, установочный транзистор 4, резисторы 5-7 с первого по третий, первый

8 и второй 9 диоды. На фиг. 1 обозна- у чено: 10 и !1 — первая и вторая шины питания, 12 и 13 — первая и вторая шины опорного напряжения, 14 и 15— информационный и записывающий входы устройства, 16 и 17 — первый и второй выходы устройства соответственно.

Это устройство работает следующим образом, На базе транзистора 3 низкий потен « циал (относительно шины 12) — режим записи. При подаче высокого потенциала на базу транзистора 1 весь ток генератора тока, образованного транзистором 4 и резистором 7, протекает через транзистор 1. Коллекторный ток транзистора 1 создает на резисторе 5 падение напряжения. Выход 16 находится в состоянии логического нуля (низкий потенциал), выход 17 — в состоянии логической единицы (высокий потенциал). При подаче низкого потенциала на вход 14 весь ток генератора тока протекает через транзистор 2.

Коллекторный ток транзистора 2 создает на резисторе 6 падение напряжения, Выход 16 находится в состоянии логической единицы, выход 17 — в состоянии логического нуля, При подаче на вход 15 высокого потенциала — режим считывания. Весь ток генератора тока протекает через транзистор 3, коллек. торный ток которого делится на две равные части через диоды 8 и 9. Резисторы 5 и 6 — одинаковые. Равные по величине токи создают на равных резисторах одинаковые падения напряжения. На выходах 16 и 17 формируются потенциалы считывания, равные по величине друг другу.

Устройство для обращения к памяти по второму варианту содержит (фиг. 2! первый 18 и второй 19 переключающие транзисторы, первый 20 и второй 21 управляющие транзисторы, установочный 22 транзистор, резисторы 23-25 с первого по третий. На фиг. 2 о6означено: 26 и 27 — первая и вторая шины питания, 28 и 29 — первая и вторая шины опорного напряжения, 30 и 31 — информационный и записывающий входы устройства, 32 и 33 — первый и второй выходы устройства.

Это устройство работает следующим образом.

На базах транзисторов 20 и 21 низкий потенциал — режим считывания.

При подаче на вход 30 высокого потенциала весь ток генератора тока протекает через транзистор 18, коллекторный ток которого создает на резисторе

23 падение напряжения. Выход 32 на1092561

ХОДИТСЯ В СОСТОЯНИИ .,IОГИЧЕСКОГО НУЛЯ

I выход 33 — в состоянии логической еДиницы, При пОДаче н»! вхоД 30 низко го потенц!1а?!а ьесь ток генератора тока протекает через транзистор 19, 1(ол лекторный ток транзистора 19 создает ка резисторе 24 падение напряжения. На выходе 32 — состояние логичес. кой единицы, на выл!Одс.: 33 — состояние

3о логического нуля. Уровни напряжений логического нуля и логической единицы аналогичны уровням на выходах устройства, показанного на фиг. 1. При подаче па вход 31 высокого потенциала

1 Г весь ток генератора тока протекает через транзисторы 20 !! 21, делясь пополам В случае отсутстви?! разброса параметров этих транзисторов. На выходах 3i 1! .3 буд»чт средп11й уровень

20 урОвень потенциал

cb запоминающей матрицы.

0Ga выхода 16 и 17 устройства подключены через эмиттерные повторители

34 и 35 к базам транзисторов управле-. ния 36 и 3/. Эмиттер транзистора. 36 с. эмиттером транзистора 38 ячейки

39 памяти составляет ключ, ?1ричем оба змиттера подключены к генератору тока

40. Змиттер транзистора 37 соединен с эмиттером транзистора 41 ячейки 39 памяти и оба эмиттера подсоединены к 3 ) генератору тока 42. 1оллекторы транзисторов Зб и 37 являются выходами сиl"на 1013 Гц)и L -IH l ивE??11 N 1?пформации, Транзисторы 38 и 41, составляющие кл!оч:1 с уп1)ав)!я!Ощи! IH т1)анзисторами 36 H

37, явл?)ются разрядными транзисторамк ячейки 39, с помощьп> которых осуществляется у!!рав:!Опие ячейкой 39 памяти, Транзисторы 43 и 44 ячейки

39 памяти явля!отся. запоминающими тран--) ! зксторами, По пипи-lll?l 45 и 46, 47 и 48

ОбОзначеllbl cJIAT3cli)I!bIE. и разрЯДные JIH

Hп! °

Устройство, показанное. на фиг. 3, работает следующим образом, 50

Ввод ин(!)с1я"IJUHH и ячей!су 1 памя ти,!3озможек в случае ее выборки, которая происходит подачей высокого потенциала на словарную шину 45. Выбор?са строки запоминающей матрицы происходит ?IQBbD!IPHHPM потенциала. Выборка с толбца происходит вклю-1екием тока в выбираемый столб» ц „в его разрядные пп?ны 47 и 48, В выбранной ячейке 39 памяти один из ее тр-нзисторов, например 38, открыт высоким потенциалом на базе, тогда другой разрядный транзистор 41 заперт низким потенциалом на базе, и ток генератора тока 42 протекает через транзистор 37. Для ввода новой информации в ячейку 39 памяти необхо. димо закрыть открытий транзистор 38.

Дня этого на базы транзисторов 36 и

37 подается парафазный сигнал. На базу транзистора 36 с выхода 16 в режиме записи через эмиттерный повторитель 34 подается высокий потенциал.

Еа базу транзистора 37 подается кизкий потенциал. После подачи парафазного сигнала в ключах, собранных на трапзисторах 36 и 38, 37 и 41, произойдет перераспределение тока, Ток генератора тока 40 будет протекать через транзистор 36 и резистор 49, пип!а 47 находится в состоянии логического нуля. Ток генератора тока 42 протекает через транзистор 41, диод

"0 и резистор 51, шина 48 — в состоянии логической единицы.

На фиг. 3 позицией 52 обозначено устройство,цля обращения к памяти

?)о первому варианту.

Таким образом, происходит изменение информации в ячейке 39 памяти. В режиме считывания на базы транзисторов 36 и 37 подаются потенциалы равные по величине уровню, среднему между высоким и низким потенциалами в выбранной ячейке 39 памяти.

Предложенные варианты устройства для обрашения к памяти характезируются уменьшением числа компонентов, числа источников опорного напряжения и уменьшением разброса логических сигналов на выходах, благодаря чему достигается большее быстродействие и

Вадежнос.ть.

1092561

1092561

2

ВНИИПИ Заказ 3261/35 Тираж 5575 Поди

Филиал ШШ "Патент", r.Óæãoðîä, ул.Проектыан, 4