Преобразователь двоичного сигнала в балансный пятиуровневый сигнал
ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО СИГНАЛА В БАЛАНСНЫЙ ПЯТИУРОВНЕВЫЙ СИГНАЛ, содержащий регистр считывания , вход которого соединен с входной шиной, блок памяти, последовательно соединенные делитель частоты, мультиплексор и инвертор, а также дешифратор состояния и дешифратор сигнала инверсии, тактовые входы регистра считывания и делителя частоты соединеныс тактовой шиной, другой выход делителя частоты соединен с другими входами регистра считывания и мультиплексора, к информационному входу которого подключен блок памяти, а дешифратор состояния через дешифратор сигнала инверсии соединен с управляющим входом инвертора, отличающийся тем что, с целью повы шения надежности, введены формирователь адреса и Т) -триггер, тактовый, вход которого подключен к другому выходу делителя частоты, выход 9 триггера соединен с другим входом дешифратора сигнала инверсии и входом дешифратора состояния, другой вход которого соединен с выходом регистра считьшания и входом формирователя адреса, другой вход которого соединен с выходом дешифратора состояния и информационным входом D -триггера, а выход подключен к входу блока памяти, причем выход .инвертора подключен к выходной шине устройства. D J :л :с :о /г
09) (И) СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН д11 Н 03 К 13/24
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTMA
И АВТОРСКОМУ СВЩ ЕТЕЛЬСТВУ (21) 3557194/18-21 (22) 24.02.83 (46) 30.05.84. Бюл. У 20 (72) Д.Г. Тунев (53) 681.32(088.8) (56) 1. Авторское свидетельство СССР
В 651491, кл. Н 04 1. 3/02 01 ° 04 ° 77.: (54)(57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО
СИГНАЛА В БАЛАНСНЦИ ПЯТИУРОВНЕВИЙ
СИГНАЛ, содержащий регистр считывания, вход которого соединен с входной шиной, блок памяти, последовательно соединенные делитель частоты, мультиплексор и инвертор, а также дешифратор состояния и дешифратор сиг. нала инверсии, тактовые входы регистра считывания и делителя частоты со единены с тактовой шиной, другой выход делителя частоты соединен с другими входами регистра считывания и мультиплексора, к информационному входу которого подключен блок памяти, а дешифратор состояния через дешифратор сигнала инверсии соединен с управляющим входом инвертора, о т л и ч аю шийся тем что, с целью повышения надежности, введены формирователь адреса и Э -триггер, тактовый. вход которого подключен к другому выходу делителя частоты, выход 3— триггера соединен с другим входом дешифратора сигнала инверсии и Вхо» дом дешифратора состояния, другой вход которого соединен с выходом регистра считывания и входом формирователя адреса, другой вход которого соединен с выходом дешифратора Е состояния и информационным входом
3 -триггера, а выход подключен к входу блока памяти, причем выход ,инвертора подключен к выходной шине устройства. И
1 10953
Изобретение относится к импульсной технике и предназначено для кодопреобразования в цифровых системах передачи данных, оборудованных регенераторами пятиуровневого сигнала.
Известен преобразователь двоичного сигнала в балансный пятиуровневый сигнал, содержащий конвертер, реверсивный счетчик, два блока задержки, 10 формирователь, дешифратор и блок балансировки 1 1.
Однако этот преобразователь громоздок, так как не позволяет использовать микросхемы высокой степени 15 интеграции, а также имеет органиченное быстродействие, поскольку кодоОтреобразование ведется на частоте выходного сигнала.
Наиболее близким к предлагаемому 2О по техническому решению является преобразователь двоичного сигнала в балансный пятиуровневый сигнал, содержащий регистр считывания, вход которого соединен с входной шиной, блок 25 памяти, последовательно соединенные делитель частоты, .мультиплексор и инвертор, а также дешифратор состояния и дешифратор сигнала инверсии, тактовые входы регистра считывания и дели- 3р теля частоты соединены с таКтовой шиной, другой выход делителя частоты соединен с другими выходами регистра считывания и мультиплексора, к информационному входу которого подключен 35 блок памяти, а дешифратор состояния через дешифратор сигнала инверсии соединен с управляющим входом инвертора С2 3.
Недостатком этого устройства яв- 4р ляется сложность схемы балансировки выходного сигнала, так как определение знака веса пятиуровневого слова осуществляется путем анализа составляющих его символов, а для обозначе- 45 ния пятиуровневого символа требуется как минимум трехразрядное двоичное слово. Кроме того, преобразователь имеет недостаточную помехозащищенность выходного сигнала, обусловленную тем, что дешифратор состояния подключен к выходу двоичного инвертора (выход преобразователя), поэтому сигнал о необходимости балансировки приходит с опозданием, и текущая цифровая сумма выходного сигнала достигает большой величины, т.е. формируется длинная серия однополярных символов, что вызывает большие межсимволь97 1 ные искажения при передаче пятиуровневого сигнала по линии, снижая тем самым надежность работы устройства.
Цель изобретения — повышение надежности.
Поставленная цель достигается тем, что в преобразователь двоичного сигнала в балансный пятиуровневый сигнал, содержащий регистр считывания, вход которого соединен с входной шиной, блок памяти, последовательно соединенные делитель частоты, мультиплексор и инвертор, а также дешифратор состояния и дешифратор сигнала инверсии, тактовые входы регистра считывания и делителя частоты соединены с тактовой шиной, другой выход делителя частоты соединен с другими входами регистра считывания и мультиплексора, к информационному входу которого подключен блок памяти, а дешифратор состояния через дешифратор сигнала инверсии соединен с уп- . равляющим входом инвертора, введены формирователь адреса и D -триггер, тактовый вход которого подключен к другому выходу делителя частоты, выход 1) -триггера соединен с другим входом дешифратора сигнала инверсии и входом дешифратора состояния, другой вход которого соединен с выходом регистра считывания и входом формирователя адреса, другой вход которого соединен с выходом дешифратора состояния и информационным входом Э -триггера, а выход подключен к входу блока памяти, причем выход инвертора подключен к выходной шине устройства.
На фиг. 1 изображена функциональная схема устройства; на фиг. 2— график переходов из одного состояния в другое.
Преобразователь двоичного сигнала в балансный пятиуровневый сигнал содержит регистр 1 считывания, блок 2 памяТи, делитель 3 частоты, мультиплексор 4, инвертор 5, дешифратор 6 состояния, дешифратор 7 сигнала инверсии, формирователь 8 адреса и
D -триггер 9, а также входную шину (вход) 10, тактовую шину 11 и выходную шину (выход) 12.
Входы регистра 1 считывания подключены соответственно к входной шине 10, тактовой шине 11 и входу делителя 3 частоты, а также тактовому входу D -триггера 9, входу мультиплексора 4 и выходу делителя 3 частоты, а выход через соединенные по3 10953 следовательно формирователь 8 адреса и блок 2 памяти подключен к информационному входу мультиплексора 4, другой вход которого соединен с выходом делителя 3 частоты, а выход
5 через инвертор 5 — с выходной шиной 12, при этом один из входов дешифратора 6 состояния подключен к выходу регистра 1 считывания, а другой— к входу дешифратора 7 сигнала инверсии и выходу )) -триггера 9, информационный вход которого соединен с выходом дешифратора 6 состояния, другим входом формирователя 8 адреса и через дешифратор 7 сигнала инверсии — с соответствующим входом инвертора 5, Устройство работает следующим образом.
Регистр 1 считывания осуществляет > ,последовательную запись входной двоичной информации со скоростью сигнаI ла тактовой частоты F и параллельное считывание ее в виде 8-разрядных двоичн слов - сигнал В = В1В2ВЗВ+В5вбвчвв, 25 .каждый символ В которых затянут на тактовый интервал сигнала Р/8, который формируется на первом вы° ходе делителя 3 частоты и поступает на считывающий вход регистра 1 считывания. Сигнал В поступает на первый вход формирователя 8 адреса и другой вход дешифратора 6 состояния, выходной сигнал которого
00000000 . Н 0 — — 32. — — . Н 0
Н 66 + 0 — Н 98 Н вЂ” - Н
Н 34
2 0
3 +
0 0 37 Н = 0 0
5 +
6 0
7 0
8 0
9 0
10 +
0 Н
0 Н 38 0 Н 0
+ = 0
0 + 39
Н вЂ” Н
Н - 40 + = Н
Н 0
Н 0 41 Н 0 0
Н = 42 Н = Н
1 * + 0 — 0 33
4 + 0 0 — 36 Н - 0
97 4
S„+1= f(B, S ) а1а2 где а+ ໠— двоичное двухразрядное
1э 2 слово есть функция от очередного слова В =
В В2В5В, В В В7В8 и предыдущего состояния; сигнала S. = а.1А
Последний получается из S;+„ путем задержки на В -триггере 9 на такт сигнала F/8 и поступает на второй вход дешифратора 6 состояния. При
l этом.а"„= (а„+ р. )
i =a +В
2 где P„= Beta + В2 + Bqhq(B + ВаЯ+
+ B1lB2.В В1(В g + Bg) + В2(В5+ В ))
+ — ИСКЛЮЧАЮЩЕЕ ИЛИ.
Выходной сигнал В = „   В5В В В
% = формирователя 8 адреса получается из сигнала В путем замены символа В2 на значение
В2 В + (В1(В 5+ В ) (В6+ В8)х
«(B> a2 + В2 1 2)1
Сигнал В поступает на вход блока 2 памяти, на выходе которого формируется сигнал Я = „ 2Яф4 — пятиуровневое слово из четырех символов Q
Формирование Q из В приведено в таблице.
65 + 0 = + 97 Н вЂ” +
67 Н 0 — + 99 Н 0
68 + 0 + = !00 Н
69 0 0 + — 101 0 0 Н
70 + — 0 Н 102
71 + 0 0 + 103 Н вЂ” 0 +
72 + 0 Н вЂ” 104
73 + — Н 0 105
74 + + + — 106 + + Н
1095397
Продолжение таблицы л
43 Н + +
75 О - Н +
11 Н + 0
44 Н +
12 + - +
76 Н О +
13 Π— + 0 45 + + 0
14 + Н 0 - 46 + Н +
»0+ =+ Н
1!! Н + +
112 Н
80 - + Н
»3 — Н
81 О + +
82 О + - Н
83 0 Н - +
84 О + +
19 - + - + 51 Н - +
20 О + О
52 - Н 0
21 — + О 0 53 Н 0 О 85 0 0 - +
22 0 0 Н 54 0 Н 0 86 — + О Н t18 = Н О Н
23 - О 0 +
24 - 0 Н
87 0 + О + -»9 - Н О +
55 + 0 +
56 + Н - 88 0 + Н
120 — Н Н
25 О Н 0 57 H 0 0 89 - 4 Н 0 121 Н Н 0
58 Н Н 90 + + - +
26. - + Н
122 + + Н
123 + Н +
27 Н + - 0 59 Н + в +
91 - 0 Н +
92 0 Н + - 124 О Н Н
28 - + +
60 H +
29 - О
30 +.Н
6t
62 +
+ О
93 О +
94 - 0
+ О.
t25 - Н
126 +
+ О
+ Н
+ Н
63 +
160
31 . О
128** Н +
+ О
Н +
95 - +
192 H +
127 Н
224 0 О
О О
Н +
129 Н О - О 161 Н 0 + 193 + 0 Н 225 Н
130 + - — Н
t94 Н О - Н 226 Н Н +!
62 Н
163 .Н
195 Н +
131 + 0 — +
227 Н +
228 Н
132 Н О О вЂ” 164 Н 0 + 196 + О
Н
133 + О О 0 165 Н - 0 0 197 0 0 + О 229 О О Н
166 + О Н 198 + 0 О Н 230 Н вЂ” О Н
167 H О + 199 Н О О + 231 + + H l34 0 - 0 Н
t35 + - О +
15 О + + ф 0 Н
17 О + - О
18 -:.0:- Н
47 + + 0
48 - .- 0 Н
49 - Н - О
77 + О +.О
78 О - + Н
79 + - + +
107 + Н +
108 Н О Н
109 Н - + О
114 - Н » «Н
115 О Н Н.
116 - Н +
117 О О H
f095397
Продолжение таблн ы
Н- Н
138 + + О
170 + + + 202 Π— Н Н
Н +
141 + - + О 173 Н + О 205 Н О + О 237 + + + О
238 Н
+ Н
143 0 - + + 175 + + + 207 + О + + 239 Н
+ +
240 О
О + Н
0 + Н
1 78 = Н вЂ” Н 210 О Н вЂ” Н
146 - +
179 - Н вЂ” + . 211 + Н вЂ” +
147 0 +
149 О + О О 181 - Н О О 213 О О О + 245 0 Π— Н
150 - 0 О Н 182 + О Н 214 О + 0 Н 246 — И 0 Н
183 = Н О + 215 О Н О +
15! - + О +
153 — О Н О 185 + Н О, 217 О 4 Н О 249 — Н Н О
154 + +
250 = + Н H
О
1 86 + + + 218 — О Н Н
251 = Н Н +
252 + Н H
157 - + + О 189 Н + О 221 О Н + О 253 + + О .+
254,Н + Н
255 — H + +
** - здесь и далее двоичное восьмиразрядное слово В В2В ВдВ ВьВ Вв обозначено десятичным числом:
00000001
00000010
11111111
255
1 2 3
136 + - Н вЂ” 168 Н = Н вЂ” 200 .И 0 Н
t37 О - Н О 169 + = Н О 201 + О И О
139 О Н + 171 Н + О = 203 + — H +
140 + О + — 172 Н - + - 204 Н + +
142 О + 144 + Н - — 176 - - + Н 208 + Н О О 145 0 Н - 0 177 0 Н, + 209 148 0 Н О - 180 0 Н = + 212 О + Н . 152 - + Н - 184 Н Н вЂ” . 216 О Н Н 155 О Н + 187 Н + О 219 — + Н + 156 О + + — 188 — Н + - 220 + Н + 158 О + Н 190 + Н = О 222 — + + H 159 — О + + 191 = + + + 223 О + + + 232 Н Н О 233 Н вЂ” Н 0 234 + 235 Н 236 Н 241 — Н Н 242 И Н + 243 + И Н 244 — Н Н 247 + + — Н 248 И Н - О 1095397 1, если S 2 S.+1 О, если 8; « 8;+., 9 Каждый пяти„ровневый символ Q< кодирован трехраэрядным двоичным числом и несет определенный вес (указан в скобках): "Н" — 110 (+2), "+ - 100 (+1) "0 — 000 (О) 5 "-" — 001 (-1) и "=" — 011 (-2). Все четыре символа Qz пятиуровневого слова Q формируются одновременно и затянуты на тактовый интервал сигнала Р/8. Сигналы F/8 и F/4 с выходов делителя 3 частоты постулают на первый и второй адресные входы мультиплексора 4, на третий вход которого поступает сигнал О. На выходе мультиплексора 4 формируется сигнал Q* — последовательность пятиуровневых слов, которые также состо-е,,я,,ч, а, рые следуют друг за другом и затянуты на тактовый интервал сигнала F/2. В инверторе 5 происходит балансировка . сигнала Q* ° поступающего на вход инвертора 5, на управляющий вход которого поступает сигнал Д с выхода дешифратора 7 сигнала инверсии. Физический смысл выражения „ = Е(В, S;) означает определение текущей цифровой суммы на концах пятиуровневык слов Q+ после балансировки. При этом существуют только четыре разрешенных состояния (сигнал S ) и соответствующие им веса на концах слов сбалансированного сигнала Q*: S -1 ° $2 О, 8 =+1 и 8 =+2 35 Допустимые переходы из одного состояния в другое показаны иа фиг. 2.. Сигналы 81+1 и 84 (очередное и предыдущее состояния) поступают на входы дешифратора 7 сигнала инверсии, сравниваются в нем, и на выходе по следнего формируется сигнал двоичной инверсии Иначе это можно выразить как 3= а* а» а .а2+ а» g*н а1+ а2) + а* а* s1 2 1 2 При Р 1 происходит инвертирование. в инверторе 5 всех символов вятиуровневого слова Q*. При ф О сигнал Q+ проходит инвертор. 5 без изменений. Таким образом, на выходе инвертора 5, который является выходом преобразователя, формируется .пятиуровневый сигнал с максимально допустимыми отклонениями текущей цифровой суммы на пятиуровневом символе -3 и +4, а на концах пятиуровневых слов -1 и +2. Технико-экономический эффект от использования устройства заключается в уменьшении на треть числа используемых элементов и, соответственно, уменьшении потребления энергии. Кроме того, увеличивается надежность работы за счет повышения помехозащищенности выходного пятиуровневого сигнала из-за лучшей его балансировки. 0 О ВНКИПИ Заказ 3622/42 Т аа 862 По сное Филиал ППП Патезг|, г. Ужгород,уи.Проектная, 4