Устройство для анализа логических состояний

 

1. УСТРОЙСТВО ДЛЯ АНАЛИЗА ЛОГИЧЕСКИХ СОСТОЯНИЙ, содержащее первый буферный регистр, выход которого подключен соответственно к первым входам схемы сравнения и блока памяти данных, выход которого подключен к первому входу блока отображения , выход схемы сравнения соединен с первым входом блока управления, вйход которого связан с входом первого буферного регистра, со вторым входом блока памяти данных и вторым входом блока отображения, а также блок вводавывода, содержащий узел управления вводом-выводом параметров и клавиатуру, отличающееся тем, что, с целью расширения его функциональных возможностей за счет последовательного и параллельного ввода данных и повышения его надежгности в него введены второй буферный регистр, программируегше таймеры-делители частоты, кроме того, в блок ввода-вьтода введены память параметров , кольцевой регистр сдвига, реверсивный счетчик, элемент ИЛИ, схема сравнения разряда параметров, cxeMfi сравнения параметров, первые входы таймеров-делителей частоты. |f 1.5 второго буферного регистра, элемента ИЛИ и вход .узла управления вводом-выводом параметров подключены к выходу блока управления, вторые входы таймеров-делителей частоты, второго буферного регистра и третий вход ,блока отображения, подключены к выходу памяти параметров, выход второго буферного регистра подключен ко второму входу схемы сравнения, а выходы программируемых таймеров-делителей частоты подключены соответственно ко второму и третьему входам блока управления, кроме того, выход узла управления вводом-выводом параметров связан с первыми входами схемы сравнения параметров, схемы сравнения разрядов параметров, памяти параметров, кольцевого регистра сдвига , реверсивного счетчика и с входом клавиатуры, выход которого связан со вторыми входами схемы сравнения параметров и схемы сравнения разрядов раметров, выход которой связан со вто IHJM входом кольцевого регистра сдвиСО га, первый выход схемы сравнения паал раметров подключен к третьему вхоО ) ду схемы сравнения разрядов параметров и второму входу элемента ИЛИ, выход которого соединен со вторым 90 входом реверсивного счетчика, второй выход схемы сравнения параметров подключен к третьему входу реверсив ого счетчика, выход которого соедияен со вторым входсж памяти параметров , выход которой подключен к третьему входу кольцевого регистра сдвига, выход которого подключен к четвертому входу реверсивного счетчика, выход которого подключен к третьему входу блока памяти данных.

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИК ае 09

3 цр G 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ! н сстосснонн сснсствъстои

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ%9 (21) 2913634/18-24 (22) 09. 01. 80 (46) 07.06. 84, Бюл. У 21 (72) В.А.Автономов, А.Н.Лазарев, Т.СсФедорова и E.М.Шлиомович (53) 681.3(088.8) (56) 1. Патент США Ф 4.139.903, кл. 364/900, опублик. 13.02.79.

2. Патент CLIA В 4.040.025, кл. 364/900, опублик. 02.08.77 (прототип)..(54)(57) 1, УСТРОЙСТВО ДЛЯ АНАЛИЗА

ЛОГИЧЕСКИХ СОСТОЯНИЙ, содержащее первый буферный регистр, выход которого подключен соответственно к первым входам схемы сравнения и блока намяти данных, выход которого подключен к первому входу блока отображения, выход схемы сравнения соединен с первым входом блока управления, вЬг ход которого связан с входом первого буферного регистра, со вторым входом блока памяти данных и вторым входом блока отображения, а также блок ввода- вывода, содержащий узел управления вводом-выводом параметров и клавиатуру, о т л и ч а ю щ е е с ятем, что, с целью расширения его функциональных возможностей за счет последовательного и параллельного ввода данных и повьппения его надежсности,в него введены второй буферный регистр, программируемые таймеры-делители частоты, кроме того, в блок ввода-вывода введены память параметров, кольцевой регистр .сдвига, реверсивный счетчик, элемент ИЛИ, схема сравнения разряда параметров, схема сравнения параметров, первые входы таймеров-делителей частоты, второго буферного регистра, элемента ИЛИ и вход. узла управления вводом-выводом параметров подключены к выходу блока управления, вторые входы таймеров-делителей частоты, второго буферного регистра и третий вход, блока отображения подключены к выходу памяти параметров, выход второго буферного регистра подключен ко второму входу схемы сравнения, а выходы программируемых таймеров-делителей частоты подключены соответ ственно ко второму и третьему входам блока управления, кроме того, выход узла управления вводом-выводом нараметров связан с первыми входами схе- I мы сравнения параметров, схемы сравнения разрядов параметров, памяти параметров, кольцевого регистра сдви га, реверсивного счетчика и с входом клавиатуры, выход которого связан со Я и вторыми входами схемы сравнения параметров и схемы сравнения разрядов iia" раметров, выход которой связан со вто ым входом кольцевого регистра сдвига, первый выход схемы сравнения параметров подключен к третьему входу схемы сравнения разрядов параметров и второму входу элемента HJ1H, выход которого соединен со вторым входом реверсивного счетчика, второй выход схемы сравнения параметров подключен к третьему входу реверсив boro счетчика, выход которого соединен со вторым входом памяти парамет ров, выход которой подключен к третьему входу кольцевого регистра сдвига, выход которого подключен к четверто му входу реверсивного счетчика, выход которого подключен к третьему входу блока памяти данных.

1096648

2. Устройство по и.1, о т л и ч аю щ е е с я тем, что каждый программируемый таймер-делитель частоты содержит коммутатор сигналов, выход которого подключен к первому входу счетчика-вычитателя, выход которого является выходом программируемого таймера-делителя частоты, выход счетчика-вычитателя соединен с входом блока формирования однократного импульса, выход которого соединен с первым входом коммутатора сигналов, второй и третий входы коммутатора сигналов являются первыми входами программируемых таймеров-делителей частоты, второй вход счетчика- вычитателя является вторым входом программируемого таймераделителя частоты, вход буферного регистра является третьим входом программируемого таймера-делителя частоты, выходы буферного регистра подключены к входам счетчика-вычитателя.

3. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управления содержит счетчик синхронизации, вход которого подключен к выходу задающего генератора, а выходы подключены к дешифратору управляющих сигналов, первый вход элемента И является первым входом блока управления, второй вход элемента И подключен к выходу триггера разрешения запуска, а выход подключен к первому входу блока переключения режимов, второй и третий вхо1

Изобретение относится к вычислительной технике, в частности к средствам контроля и отладки сложных цифровых устройств и систем.

Известны анализаторы логических состояний и временных диаграмм.— устройства для многоканальной регистрации и отображения цифровой информации, которые широко используются при проверке и наладке сложных цифро- 1О вых устройств и систем. Основные функ ции этих устройств обеспечиваются за счет использования быстродействующих блоков памяти для регистрации состояний входйых шин, развитой системой IS управления запуском процесса регистды которого являются соответственно вторым и третьим входами блока управления, первый и второй выходы блока переключения режимов подключены соответственно к первому и второму входам триЧ гера регистрации, второй выход блока переключения режимов подключен также к первым входам триггера разрешения запуска и триггера подготовки, первый выход триггера регистрации подключен ко второму входу дешифратора управляющих сигналов, второй вход триггера разрешения запуска соединен с первым выходом дешифратора управляющих сигналов и первым входом формирователя тактов записи, выход которого является выходом блока управления, второй и третий входы формирователя тактов записи подключены соответственно ко второму выходу триггера регистрации и к третьему выходу блока переключения режимов, четвертый вход которого подключен к выходу узла задания режимов и к третьему входу дешифратора управляющих сигналов, второй, третий, четвертый, пятый и шестой выходы которого являются выходом блока управления, четвертый вход дешифратора управляющих сигналов подключен к выходу триггера подготовки и третьему входу триггера разрешения запуска, второй вход триггера подготовки подключен ко второму выходу узла задания режимов.

3 рации сигналов, различными режимами тактирования при записи, выбором наиболее удобных форм визуального представления данных, записанных в память прибора в процессе регистрации, наличием вспомогательных указателеК, используемьгх при анализе отображаемой информации.

В состав оборудования этих устройств входят шины ввода данньгх, буферные регистры, блок памяти дан- ных, блок управления запуском и регистрацией данных, панель управления с элементами коммутации каналов ввода параметров, установки режимов запуска, тактирования, отображения. нодключен соответственно к первым входам схемы сравнения и блока памяти данных, выход которого подключен к первому входу блока отображения, выход схемы сравнения соединен с первым входом блока управления, выход которого связан с входом первого буферного регистра, со вторым входом блока памяти данных и вторым входом блока отображения, а также блок вводавывода параметров, содержащий узел управления вводом-выводом параметров и клавиатуру, введены второй буферный регистр, программируемые таймеры-делители частоты, кроме того, в блок ввода-вывода введены память параметров

Ф

У кольцевой регистр сдвига, реверсивный счетчик, элемент ИЛИ, схема сравнения разряда параметров, схема сравнения параметров, первые входы таймеровделителей частоты, второго буферного регистра, элемента ИЛИ и вход узла управления вводом-выводом параметров подключены к выходу блока управления, вторые входы таймеров-делителей частоты, второго буферного регистра и третий вход блока отображения подключены к выходу памяти параметров, выход второго буферного регистра подключен ко второму входу схемы сравнения, а выходы программируемых таймеров-делителей частоты подключены соответственно ко второму и третьему входам блока управления, кроме того, выход узла управления вводом-выводом параметров связан с первыми входами схемы сравнения параметров, схемы сравнения разрядов параметров, памяти параметров, кольцевого регистра сдвига, реверсивного счетчика и с входом клавиатуры, выа ход которой связан со вторыми входами схемы сравнения параметров и схемы сравнения разрядов параметров, выход которой связан со вторым входом кольцевого регистра сдвига, первый выход схемы сравнения параметра . подключен к третьему входу схемы сравнения разрядов параметров и второму входу элемента ИЛИ, выход которого соединен со вторым входом реверсивного счетчика, второй выход схемы сравнения параметров подключен к третьему входу реверсивного счетчика

3 выход которого соединен со вторым входом памяти параметров, выход которой подключен к третьему входу кольцевого регистра сдвига, выход которого подключен к четвертому входу

3 1096648

Некоторые из устройств. имеют встроенные индикаторы для отображения хранимых в блоке памяти данных, другие используют для этой цели внешние индикаторы — чаще всего электроннолучевые осциплографы (1) .

Однако большое число элементов управления на панели усложняет эксплуатацию приборов, ограничивает возможности реализации ряда важных режи- ® мов работы устройства, сокращает число и диапазон задания основных параметров процесса регистрации, а также возможности использования вспомогательных указателей при анализе отобра I5. жаемой информации. Кроме того, большое число механических переключателей на панели устройства снижает надежность его работы.

НаиболеЕ близким к изобретению по техническои сущности является логичес20 кий анализатор, который содержит сред- ства для сбора данных, содержащие последовательно соединенные входные шины ввода данных, компараторы, буфер25 ный регистр, блоки памяти и отображения, устройство ввода-вывода параметров, схему сравнения, один из входов которой подключен к выходу буферного регистра, блок управления и синхронизации, связанный с буферным регистром, блоком памяти данных, выходом схемы сравнения, устройством ввода-вывода параметров и блоком отображения на ЭЛТ. Кроме того, в состав анализатора входят блоки формирования тактов записи, сигналов запуска процесса регистрации и цифро, вой задержки запуска.

Установка режимов работы устройства и задание параметров регистрации 40 данных производится с помощью блока ввода-вывода параметров, основой которого является панель управления с размещенными на ней элементами (около сорока переключателей, в том 45 числе пятиразрядный десятичный переключатель задержки, восемнадцать трехпозиционных переключателей кодового слова запуска и т.д.) j2) .

Целью изобретения является расширение функциональных возможностей устройства эа счет последовательного и параллельного ввода данных и повышение его надежности.

Поставленная цель достигается 55 тем, что в устройство для анализа логических состояний, содержащее первый буферный регистр, выход которого

1096648 реверсивного счетчика, выход которого подключен к третьему входу блока памяти данных.

Кроме того, каждый программируемый таймер-делитель частоты содержит ком- 5 мутатор сигналов, выход которого подключен к первому входу счетчика-вычитателя, выход которого является выходом программируемого таймера-делителя частоты, выход счетчика-вычитателя соединен с входом блока формирования однократного импульса, выход которого соединен с первым входом коммутатора сигналов, второй и третий входы коммутатора сигналов являются первыми входами программируемых таймеров-делителей частоты, второй вход счетчика-вычитателя является вторым входом программируемого таймераделителя частоты„ вход буферного ре- 20 гистра является третьим входом программируемого таймера-делителя частоты, выходы буферного регистра подключены к входам счетчика-вычитателя.

При этом блок управления содержит 25 счетчик синхронизации, вход которого подключен к выходу задающего генератора, а выходы подключены к дешифратору управляющих сигналов, первый вход элемента И является первым входом блока щ управления, второй вход элемента И подключен к выходу триггера разрешения запуска„ а выход подключен к первому входу блока переключения режимов, второй и третий входы которого являются соответственно вторым и третьим входами блока управления, первый и второй выхопы блока переключения режимов подключены соответственно к первому и второму входам триггера регистрации, второй выход блока переключения режимов подключен также к первым входам триггера разрешения запуска и триггера подготовки, первый выход триггера регистрации подключен ко второму входу дешифратора управляющих сигналов, второй вход триггера разрешения запуска соединен с первым выходом дешифратора управляющих сигналов и первым входом

50 формирователя тактов записи, выход которого является выходом блока управления, второй и третий входы формирователя тактов записи подключен соответственно ко второму выходу триггера регистрации и к третьему выходу блока

55 переключения режимов, четвертый вход которого подключен к выходу узла задания режимов и к третьему входу дешифратора управляющих сигналов, второй, третий, четвертый, пятый и шестой выходы которого являются выходом блока управления, четвертый вход дешифратора управляющих сигналов подключен к восходу триггера подготовки и третьему входу триггера разрешения запуска, второй вход триггера подготовки подключен ко второму выходу узла задания режимов.

На фиг.1 представлена блок-схема устройства, включающая блок вводавывода параметров, на фиг.2 — блоксхема программируемого таймера-делителя частоты; на фиг.3 — бЛок-схема управления; на фиг.4-6 — временные диаграммы некоторых сигналов, поясняющие работу устройства.

Устройство содержит входные шины 1, первый буферный регистр 2, блок 3 памяти данных, блок 4 отображения, блок 5 ввода-вывода параметров, схемы 6 сравнения, блок 7 управления, второй буферный регистр 8, программируемые таймеры-делители

9 и 10 частоты, клавиатуру 11, схему 12 сравнения разряда параметров, схему 13 сравнения параметров, реверсивный счетчик 14, кольцевой регистр

15 сдвига, память 16 параметров, узел 17 управления вводом-выводом параметров, входные шины 18 управления и синхронизации для блока ввода-вывода параметров, выходные шины 19 и 20 блока ввода-вывода параметров, элемент ИЛИ 21, буферный регистр 22, счетчик-вычитатель 23, коммутатор

24 сигналов, блок 25 формирования однократного импульса, выходную шину 26 программируемого таймера-делителя частоты, входные шины 27-30 управления таймером-делителем частоты, задающий генератор 31, счетчик 32 синхронизации, дешифратор 33 управляющих сигналов, формирователь 34 тактов записи, элемент И 35, блок 36 переключения режимов, триггер 3? регистрации, триггер 38 разрешения запуска, триггер 39 подготовки, узел 40 задания режимов, шину 41 ввода сигнала от схемы б срав. кения, шину 42 подачи тактов на таймеры-делители 9 и 10 частоты, шину 43 подачи разрешающего сигнала на первый буферный регистр 2, шину 44 по. дачи синхросигналов на индикатор 4, шину 45 подачи синхросигналов на блок 5 ввода-вывода параметров, шину 46 подачи" сигналов загрузки ю

О.

Работа устройства организована таким образом, что его схемы обеспечивают либо регистрацию состояния входных шин, либо отображение данных, записанных в блок 3 памяти в процессе регистрации. В режиме отображения, 7 1096 второго буферного регистра 8 и таймеров-делителей 9 и 10 частоты, ши ну 47 подачи тактов записи в ЗУЗ, шину 48 подачи сигналов на счетчик 14 адресов (через элемент ИЛИ 21), шины 49 и 50 ввода сигналов от таймеров-делителей 9 и 10 частоты.

Временные диаграммы (фиг.4) изображают: а) функции реверсивного счетчика; б) адреса ячеек памя- 10 ти 16; в) выбранный адрес памяти 16;

r) загрузка кольцевого регистра 1.5 сдвига; д) циклический сдвиг кольцевого регистра 15 сдвига; е) загрузка реверсивного счетчика 14; ж), за- 15 пись в память 16 з) сигнал выбора параметра; и) сигнал выбора разряда параметра, к) нажатие клавиша, л) сигнал.на входе реверсивного счетчика 14 (+1); м) ввод двоичного разряда в кольцевой регистр 15 сдвига.

Временные диаграммы (фиг.5) изображают; н) подготовка регистрации, о) адреса памяти 16; и) загрузка буферного регистра 8; р) загрузка таймера 9; с) загрузка таймера 10.

Временные диаграммы (фиг.6) изображают: т) адреса памяти 16; у) загрузка таймера 9; ф) загрузка таймера 10; х) счетный вход таймера 9, ц) выход таймера 9; ч) счетный вход таймера 10; ш) выход таймера 10.

Первый вход схемы 6 сравнения подключен к выходу первого буферного регистра 2, второй вход — к выходу второго буферного регистра 8. Блок 7

35 управления связан с первым буферным регистром 2, блоком 3 памяти данных, выходом схемы 6 сравнения, блоком 5 ввода-вывода параметров и блоком 4

40 отображения, с управляющими и синхронизирующими входами второго буферного регистра 8 и программируемых таймеров-делителей 9 и 10, с входом узла 17 управления вводом-выводом параметров и входом элемента ИЛИ 21.

Первая группа выходных шин блока 5 ввода-вывода параметров подключена к адресным входам блока 3 памяти данных, а вторая группа — к входу второго, буферного регистра 8 и к входам программируемых таймеров-делителей 9 и 1

648 8 кроме того, производится задание (ввод) параметров, определяющих режим работы прибора. Эти операции выполняются во время обратного хода луча развертки кадра, когда вывод изображения на экран не производится (фиг.4а).

При переходе прибора в режим регистрации производится загрузка подготовленных параметров, которые задают условия проведения регистрации (фиг.5).

Параметры, определяющие условия отображения данных, загружаются в исполнительные блоки устройства во время обратного хода строчной и кадровой развертки экрана (фиг.6).

Ввод параметров регистрации и отображения.

Dce необходимые для разрешения ввода параметров синхронизирующие и управляющие сигналы формируются блоком 7 управления и на шине 18 подаются на вход узла 17 управления вводом-выводом параметров, который в свою очередь, обеспечивает подачу кодов адреса в память 16 параметров (фиг.4б) и управляющих сигналов на узлы блока 5 ввода-вывода параметров (фиг.4в-м).

3а время действия одного адреса в памяти 16 (фиг.4в) эти сигналы обеспечивают загрузку кольцевого регистра 15 сдвига кодом параметра, считанным из памяти 16 (фиг.4г); циклический сдвиг кода в кольцевом регистре 15 сдвига (фиг.4д); загрузку реверсивного счетчика 14 кодом, считынным из кольцевого регистра 15 сдвига (фиг.4е); запись в память 16 параметров кода из реверсивного счетчика 14 (фиг.4ж). !

Если во время выполнения этих операций ни один из клавишей клавиатуры

11 не нажат, считанный из памяти 16 код параметра имеется в конце описанного цикла без изменения, записан в ту же ячейку, из которой он считая. Затем все операции повторяются с кодами параметров, считанными из других ячеек памяти 16.

Побочный прогон кодов параметров, считанных из памяти 16, через кольцевой регистр 15 сдвига и реверсивный счетчик 14 выполняется один раз в каждом кадре регенерации иэображения на экране (период — 20 мс).

Коды адреса памяти 16 во время выполнения указанных операций подаются также на схему 13 сравнения

1096648 10 параметров, которая производит их сравнение с заданным на клавиатуре 11 кодом параметра, величину которого необходимо изменить. В результате сравнения вырабатывается сигнал выбора заданного параметра (фиг.43) наличие которого является одним из условий изменения величины этого параметра при нажатии исполнительного клавиша клавиатуры 11.

Во время циркуляции кода параметра в кольцевом регистре 15 сдви"a узел управления вводом-выводом формирует код намера разряда параметра, который подается на схему 12 сра нения разряда параметров и сравнивается с кодом номера разряда, заданно го клавиатурой 11. При этом вырабатывается сигнал выбора заданного разряда параметра (фиг.4и), наличие которого является одним иэ условий изменения значения этого разряда при нажатии клавиша клавиатуры 11, Ввод или изменение параметра производится при нажатии соответствующего клавиша клавиатуры 11.

При чажатии клавиша изменения чис ловой величины параметра (фиг.4к) и и совпадения его во времени с сигналом разрешения ввода параметра (фиг.4э) схема 13 сравнения параметров формирует сигнал приращения или вычитания (фиг.4л), который поступает на соответствующий вход реверсивного счетчика 14 и изменяет находящийся в нем в этот момент параметр, который затем переписывается в память 16.

Аналогичным образом при нажатии клавиша ввода разряда(фиг.4к) схема сравнения разряда параметров при совпадении его во времени с сигналом выбора параметра (фиг.4 з) и сигналом выбора разряда параметра (фиг.4 и) формирует сигнал ввода информации (фиг.4 м), который поступает на вход последовательного ввода данных в кольцевой регистр 15 сдвига. После окончания цикла сдвига в кольцевом регистре 15 код параметра переписывается через реверсивный счетчик 14 в память 16.

Подобные изменения параметров могут производиться многократно и по всем адресам памяти 16 параметров до тех пор, пока не устанавливаются все требуемые значения. По окончании процесса ввода все необходимые параметры оказываются записанными в памятн

4S

16,и их дальнейшее использование зависит от установленного режима работы прибора.

Контроль записи параметров в память 16 производится с помощью блока 4 отображения, к входу которого подключены выходы памяти 16. Сигналы управления, поступающие с блока 7 управления синхронно с установкой адреса в памяти 16 и разверткой экрана индикатора, обеспечивают передачу кодов параметров из памяти 16 в блок 4 отображения, где они преобразуются в видимое иэображение известными способами.

Установка режима регистрации.

Преобразование подготовленных параметров в сигналы управления регистрацией производится с помощью второго буферного регистра 8 и программируемых таймеров-делителей 9 и 10 частот61.

Загрузка буферного регистра 8 и таймеров 9 и 10 подготовленными в памяти 16 параметрами производится при переходе устройства в режим регистрации под действием управляющих сигналов блока 7 управления (фиг.5).

По сигналу подготовки режима регистрации (фиг.5н) в память 16 подаются быстро меняющиеся коды адресов параметров (фиг.5о) и синхронизированные с ними сигналы загрузки буферного оегистра 8 (фиг.5п) и таймеров-делителей 9 и 10 частоты (фиг .5 р,с .) .

Сигналы загрузки появляются в те моменты времени, когда на адресные входы памяти 16 подаются коды адресов параметров, которые должны быть загружены в тот или иной регистр.

Буферный регистр 8 используется для хранения кодового слова запуска, по которому ведется поиск заданной двоичной комбинации во входном потоке сигналов. Его выходы подключены к входам схемы 6 сравнения, которая сравнивает заданное кодовое слово с регистрируемыми сигналами, поступающими на его второй вход через буферный регистр 29

При совпадении кодов заданного слона и входной комбинации сигналов схема 6 сравнения формирует сигнал, который может использоваться для запуска процесса регистрации (режим запуска по первому кодовому слову).

При запуске от последовательности кодовых слов, которые размещаются в

1096648

После этого по шине 29 на вход вычитания счетчика 23 подаются импульсы, по которым производится отM счет заданного интервала времени (для задержки запуска или предустановки). Выходной сигнал схемы появляется на шине 26 после того, как последовательно расположенных ячейках памяти 16, при загрузке буферного регистра 8 смена адресов в памяти 16 прекращается, и счетчик адресов, с помощью которого формируются эти кдды, останавливается на адресе следующей ячейки, в которой хранится второе кодовое слово заданной последо- ательности.

В этом режиме выходной сигнал схе- 10 мы 6 сравнения используется не для запуска процесса регистрации, а для загрузки в буферный регистр 8 следующего кодового слова из памяти 16 и увеличения на единицу адреса ячей- 15 ки, подаваемого на этот блок.

Вновь введенное в буферный регистр 8 второе кодовое слово запуска начинает сравниваться с поступающими на вход схемы 6 сравнения через буферный регистр 2 входными сигналами и при совпадении кодов схема 6 сравнения вырабатывает сигнал, поступающий на запуск процесса регистрации, если это слово — последнее в заданной последовательности, или же на ввод в буферный регистр 8 следующего кодового слова из записанной в памяти 16 заданной последовательности кодовых слов запуска и т.д. 30

Запуск процесса регистрации начинается только после обнаружения во входном потоке данных последнего слова из заданной последовательности. Число таких слов в последовательности зависит только от емкости памяти 16

35 параметров, а для их подготовки используется то же оборудование, что и для ввода одного слова.

Преобразование подготовленных в памяти 16 параметров в сигналы такти- 40 рования, в сигналы, задающие интервалы времени задержки или предустановки, производится с помощью программируемых таймеров-делителей 9 и 10 частоты.

После того, как в период подготовки регистрации (фиг.5а) происходит загрузка таймеров-делителей 9 и 10 частоты по сигналам, которые форми руются (фиг. 5р,с) и поступают на схе->0 му таймера по шине 30 (фиг.2), в регистрах 22 оказываются записанными коды соответствующих параметров.

При формировании тактирующих импульсов этот параметр определяет коэффициент деления исходной частоты тактового генератора, расположенного в блоке 7 управления. В этом режиме сигналы управления из блока 7, поступающие по шинам 27 и 28, обеспечивают загрузку счетчика-вычитате1 ля 23 кодом параметра из регистра 22 и устанавливают коммутатор 24 в позицию,.при которой на вход загрузки счетчика-вычитателя 23 могут пройти сигналы с выхода блока 25 формирования однократного импульса. Одновременно на счетный вход счетчика-вычитателя 23 (шина 29) подаются импульсы задав: щей тактовой частоты от блока 7 управления.

При таком включении схема (фиг.2) работает как делитель частоты, выходом. которого служит шина 26, связанная с выходом заема счетчика-вычитателя

23. К этой же шине подключен вход блока 25 формирования однократного импульса.

После того, как в результате действия поступающих по шине 29 тактовых импульсов загруженное в счетчик 23 значение параметра сократится до нуля, на выходной шине 26 появится сигнал, который используется в схеме прибора для тактирования регистрации.

В конце действия этого сигнала на выходе блока 25 формируется импульс, который через коммутатор 24 поступает на вход загрузки счетчика 23.

После новой загрузки счетчика 23 значением параметра из регистра 22 процесс повторяется. В результате на выходной шине 26 формируется последовательность тактовых импульсов, частота которых в (К+1) раз ниже частоты задающего генератора (N — величина параметра, который задает частоту тактирования и может быть подготовлен описанным образом).

В тех случаях когда с помощью таймера необходимо отмерять заранее заданный интервал времени, управляю,щие сигналы блока 7 устанавливают (по шине 28) коммутатор 24 в позицию, при которой на вход загрузки . счетчика 23 подается сигнал управле. ния с шины 27, под действием которо го в счетчик 23 записывается код параметра иэ регистра 22 °

13 10966 на вхоц счетчика 23 поступает задан- ное кодом параметра число импульсов, после чего подача счетных импульсов по шине 29 прекращается.

Длительность интервалов, которые могут быть сформированы данной схемой„ определяется частотой опорных импульсов, поступающих на счетный вход счетчика по шине 29, и заданной величиной параметра, загружаемой в 10 счетчик-вычитатель ?3 из памяти 16 через регистр 22.

Формирование вспомогательных указателей при отображении.

При отображении записанной в 15 блок 3 памяти данных информации те же таймеры 9 и 10 используются при формировании на экране изображений вспомогательных указателей-курсоров (диаграмма управляющих сигналов для 20 этого режима приведена на фиг.6).

Во время обратного хода луча развертки строки в память 16 параметров подаются последовательно меняющиеся адреса ячеек с параметрами (фиг.бт) . 25

Одновременно блок 7 управления формирует сигналы загрузки таймеров 9 и 10 (фиг.6 у,ф), которые подаются на шины 30 (фиг.2) и обеспечивают запись в регистры 22 заданных параметров. Выбор параметра для записи в регистр 22 определяется временем появления сигнала загрузки на шинах

30 (фиг.2 и 6 у,ф).

Вслед за этим коммутатор 24 устанавливается B позицию, при которой на вход загрузки счетчика-вычитателя

23 подключается входная шина 27, и сигна:-ом из блока 7 управления соцержимое регистра 22 перезаписываеTcEE в счетчик-вычитатель 23.

Как только луч развертки выходит на начало рабочей части строки (фиг.6) на вычитающий вход счетчика 23 (ши45 на 29 ) начинают поступать тактовые импульсы развертки строки, последовательно уменьшающие величину записанного в счетчик параметра. Когда она станет равной нулю, иа выходе

Ф 50 заема счетчика 23 (шина 26) появится сигнал, который подается на схему отображения и формирует на экране изображение светящейся точки. Совокупность таких точек во всех строках развертки экрана образует вертикальную линию — курсор, который может быть использован для сопоставления временных диаграмм сигналов, заре48 14 гистрированных по различным каналам устройства.

Изменяя величину параметра, определяющего позицию курсора на экране, можно вывести его в любую заданную точку экрана и с помощью блока 4 отображения определить числовое значение его горизонтальной координаты.

Комбинируя значения параметров, загружаемых в таймеры 9 и 10, частоту и время подачи тактирующих импульсов на вычитающие входы счетчиков 23, можно формировать изображения двух независимо управляемых курсоров, с помощью которых можно изМерять интервалы времени между событиями на временной диаграмме (фиг.6 ч,ш), изображения вертикального и горизонтального курсора (перемещаемые оси координат), и т.д. Эти же схемы позволяют формировать изображения указателей при выводе на экран логических таблиц — в виде инверсии яркости выделенного слова состояния входных шин.

Управление перемещением этого указателя и определение его текущей позиции производится аналогично.

Одной из особенностей схемы предлагаемого устройства является многофункциональное использование реверсивного счетчика 14, который обеспечивает установку числовой величины параметров при вводе. Кроме того, работает в качестве счетчика адресов блок 3 памяти, как при регистрации состояний входньгх шин, так и при отображении записанных данных. Подобное использование реверсивного счетчика 14 обеспечивается как жестким распределением времени его работы, так и предлагаемой схемой включения.

Для ввода параметров используется время обратного хода луча развертки кадра (фиг.4а, б). При отображении информации, которая производится во время развертки рабочей части экрана (фиг.4 а), реверсивный счетчик 14 работает как счетчик адресов блока 3 памяти данных. Импульсы счета адресоЕ3 ITBMEEòè поступают на этот счетчик из блока 7 управления через шину 18 управления и элемент ИПИ 21.

Начальный адрес отображения данных из блока 3 памяти может быть задан одним иэ параметров, хранимых в памяти 16 и загружаемых в счетчик 14 перед началом развертки кадра. Меняя,-; величину этого параметра (или начальнь1й адрес ячейки, содержимое которой

648

15 1096 выводится на отображение), можно сдвигать изображение на экране, что необходимо для просмотра всего содержимого блока 3 памяти в тех случаях, когда емкость экрана не допускает одновременного просмотра всего объема блока 3 памяти.

При установке режима регистрации состояний входных шин отображение данных из блока 3 памяти запрещается, 1р и реверсйвный счетчик 14 работает как счетчик адресов блока 3 памяти под управлением сигналов тактирования регистрации, поступающих иэ блока 7 управления через шину 18 и элемент ИЛИ 21. В этом режиме наличие связи реверсивного счетчика 14 с памятью 16 параметров позволяет в процессе регистрации фиксировать некоторые адреса блока 3 памяти с тем, 2О чтобы затем использовать их в режиме отображения (подобная фиксация адресов необходима для реализации режима предустановки, при которой регистрируются и выводятся на отображе- 2 ние состояния, предшествующие сигналу запуска) .

Процесс регистрации данных, которые поступают с входных шин 1 через буферный регистр 2 на блок 3 памяти данных, заканчиваетсй, как правило, после заполнения всей емкости памяти.

Сигнал расшифровки предельного адреса блока 3 памяти прекращает процесс регистрации и переводит устройство в режим отображения. В этом режиме

35 записанная в блоке 3 памяти данных информация, а также содержимое памяти. 16 параметров, выводится на экран индикатора с помощью блока 4

40 отображения известными методами.

В представленной блок-схеме(фиг.3) . выход задающего генератора 31, который обеспечивает тактовое питание прибора, соединен с входом счетчи- 4> ка 32 синхрснизации, выходы которого подключены к входам дешифратора 33 управляющих сигналов. Выход схемы 6 сравнения (фиг ° 1) по шине 41 подключается к первому входу схемы И 35,вто- 511 рой вход которой соединен с выходом— триггера 38 разрешения запуска, а выход — с первым входом блока 36 переключения режимов.

Выходы таймеров-делителей 9 и 10 55 частоты (фиг.1) по шинам 49 и 50 подключены к второму и третьему входам блока 36 переключения режимов, а выходы этого блока соединены с первым входом формирователя 34 тактов записи, входами запуска и гашения триггера 37 регистрации, причем сигнал гашения подается также на триггеры подготовки 39 и разрешения запуска 38.

Выходы триггера 37 регистрации подключены к первому управляющему входу дешифратора 33 управляющих сигналов и второму входу формирователя 34 тактов записи.

Выходные шины дешифратора 33 подключаются к входам тактирования таймеров-делителей 9 и 10 частоты (шина 42), входу разрешения записи в первый буферный регистр 2 (шина 43) входу синхронизации блока 4 отображе- ния (шина 44), входу синхронизации блока 5 ввода-вывода параметров (шина 45), входам загрузки второго буферного регистра 8 и таймеров-делителей 9 и 10 частоты (шина 46), входу блокировки включения триггера 38 разрешения запуска, третьему входу формирователя 34 тактов записи. Выходные шины формирователя 34 тактов записи подключаются к входу управления записью в блок 3 памяти (шина 47) и счет ному входу реверсивного счетчика 14 (шина 48) через элемент ИЛИ 21.

Узел 40 задания режимов соединен с входом запуска триггера 39 подготовки, четвертым входом блока 36 переключения режимов и вторым управляющим входом дешифратора 33 управляющих сигналов. Выход триггера 39 подготовки соединен с входом включения триггера 38 разрешения запуска и третьим управляющим входом дешифратора

33 управляющих сигналов.

Задание режима работы устройства производится переключателями узла 40, которые подают необходимые сигналы на блок 36 переключения режимов и дешифратор 33 управляющих сигналов.

В режиме отображения эти сигналы обеспечиют запрет записи входной информации с шины 1 в первый буферный регистр 2 (шина 43), блокировку триггера 38 разрешения запуска, подачу синхросигналов на блок 4 отображения (шина 44) и блок 3 памяти (через формирователь 34 тактов, шины 47 и 48, реверсивный счетчик 14), а также на блок 5 ввода-вывода параметров (шина 45), загрузку и тактирование таймеров-делителей 9 и 10 частоты (шина 46) в соответствие с временными диаграммами (фиг.4 и 6).

10966

17

В этом режиме пользователь имеет возможность изучать записанную в блоке 3 памяти и отображаемую на блоке 4 информацию, с помощью блока 5 ввода-вывода параметров смещать эту ин- 5 формацию на экране, вводить и перемещать по экрану различного рода вспомогательные указатели и, наконец, вести подготовку параметров для следующего сеанса регистрации 10 данных. Перевод устройства в режим регистрации производится при нажатии клавиша на узле 40 задания режимов, которое приводит к включения триггера 39 подготовки. 15

При включенном триггере 39 подготовки дешифратор 33 управляющих сигналов прекращает режим отображения и формирует серию сигналов (фиг.5), которые обеспечивают загрузку второго буферного регистра 8 и таймеровделителей 9 и 1О частоты ранее подготовленными параметрами режима регистрации. Вслед за этим разрешается запись входной информации в первый буферный регистр 2 и включается триггер 38 разрешения запуска.

Включение этого триггера открывает путь прохождения сигнала запуска, который формируется схемой 6

ЗО сравнения (фиг . 1) 41, схему И 35 поступает на блок 36 переключения режимов и в зависимости от его установки либо сразу же проходит на включение триггера 37

35 регистрации, либо его прохождение задерживается на время, которое определяется одним из таймеров 9 или

10 (соответствующий сигнал появляется на шине 49 или 50).

При включении триггера 37 регистрации формирователь 34 тактов записи начинает подавать сигналы управления записью в блок 3 памяти (шина 47) и сигналы смены адресов в реверсивном счетчике 14 (шина 48).

Частота поступления этих сигналов определяется текущей установкой одного из таймеров-делителей 9 или 10 частоты, которая производится в период подготовки режима регистрации.

Выходные сигналы этого таймера через блок 36 переключения режимов подаются на вход формирователя 34 тактов записи.

Регистрация данных, которые поступают на вход записи в блок 3 памяти с входной шины 1 через первый буферный регистр 2, продолжается до тех пор, пока блок 36 переключения режимов не сформирует сигнал окончания регистрацйи, который подается на гашение триггеров 37-39, чем переводит анализатор в режим отображения и позволяет оператору ознакомиться с результатами регистрации.

Таким образом, предлагаемое устройство обеспечивает более широкие, по сравнению с известным, функциональные возможности регистрации и анализа цифровой информации, допускает более широкий диапазон изменения частоты регистрации, имеет больше возможностей по организации режима запуска с предустановкой, позволяет запускать процесс регистрации от заданной последовательности кодовых слов. Кроме того, основной механизм ввода, хранеиия и отработки параметров позволяет выводить на экран индикатора вспомогательные указатели, перемещать их в заданном направлении, смещать визуальное изображение на экране и т.д.

1096648

ЧЪг. 2

1096648

1096648 096648!

7др хОУ

Составитель А. Зинькова

Текред И.Тепер

Редактор H.Áîáêîâà

Корректор Г.Огар

Заказ 3827/37

Тираж 699

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал IIIIII "Патент", г. Ужгород, ул. НроЕктная, 4