Устройство для сопряжения внешних устройств с электронной вычислительной машиной

 

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВНЕШНИХ УСТРОЙСТВ С ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШНОЙ, содержащее . дешифратор адреса, блок выполнения программных прерываний, блок обмена, мультиплексор адреса и два блока усиления, группы входов - выходов которых являются соответственно первой и второй группами входов - выходов устройства, первые иходы и выходы соединены соответственно с первыми и вторыми выходами и входами блока обмена, выход мультиплексора адреса соединен с входом дешифратора адреса, a первый выход блока вьшолнения программных прерываний подключен к второму входу первого блока усиления , отличающееся тем, что, с цеЛью повышения пропускной способности устройства, в него введены регистр команды, регистр адреса первого внешнего устройства, регистр адреса второго внешнего устройства, узел задания последовательности операций , счетчик фаз, коммутатор запросов внепроцессорного обмена, коммутатор программных запросов, регистры начального и текущего адреса , регистры начальной и текущей длины массива, регистр циклов, узел перезаписи, мультиплексор данных, узел записи и узел чтения, узлы , элементов И записи и чтения, блок .вьшолнения прерываний для внепроцессорного обмена, причем третий, четвертый и пятый входы первого блока усиления соединены соответственно с выходами узла элементов И чтения, регистра текущего адреса и первым выходом .блока выполнения прерываний для внепроцессорного обмена, первый вход блока вьтолнения програм«Л мных прерываний соединен с первым выходом регистра циклов, первьй выход первого блока усиления соединен с первыми входами узла элементов И записи,- регистра циклов, регистров начального адреса и начальной длины массива, выходы регистра начального о адреса и регистра начальной длины массива связаны соответственно с 3 первыми входами регистра текущего адреса и регистра текущей длины массива , третий выход первого блока :л усиления соединен с первыми входами узла записи, узла чтения и мультиплексора адреса, первый выход первого блока, усиления соединен с вторыми входами узла чтения и узла записи, подключенного выходом к вторым входам регистров начального адреса, начальной длины массива, регистра циклов и первому входу узла перезаписи, второй и первый выходы второго блока усиления соединены соответственно с первым и вторым входами узла эле

, СОЮЗ СОВЕТСКИХ

СИ94АЛИСТИЧЕСКИХ

РЕСПУБЛИК

А заю G 06 F 3/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3547507/18-24 (22) 04.02.83 (46) 30,06.84. Бюл, Р 24 ,(72) Б.А. Аптекман, М.Т. Залозный, А.П. Кучеренко, А.Е. Пилипчук, . Н.Т.. Пшеничный и Г.Ю. Цехмиструк (71) Киевский ордена Трудового Красного Знамени завод электронных вычислительных и управляющих машин (ВУМ) (53) 681.325 (088.8) (56) 1; Авторское свидетельство СССР

N - 554534, кл. С 06 F 3/04, 1977.

2. Авторское свидетельство СССР по заявке Р 3286965/18-24, кл. G 06 F 3/04, 1981 (прототнп). (54)(57) 1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВНЕШНИХ УСТРОЙСТВ С ЭЛЕКТРОННОЙ

ВЬИИСЛИТЕЛЬНОЙ МАИБНОЙ, содержащее дешифратор адреса, блок выполнения программных прерываний, блок обмена, мультиплексор адреса и два блока усиления, группы входов — выходов которых являются соответственно первой и второй группами входов - выходов устройства, первые:ходы и выходы соединены соответственно с первыми и вторыми выходами и входами блока обмена, выход мультиплексора адреса соединен с входом дешифратора адреса, а первый выход блока выполнения программных прерываний подключен к второму входу первого блока усиления, о т л и ч а ю щ е е с я тем, что, с цеЛью повышения пропускной способности устройства, в него введе" ны регистр команды, регистр адреса первого внешнего устройства, регистр адреса второго внешнего устройства, узел задания последовательности операций, счетчик фаз, коммутатор запросов внепроцессорного обмена, коммутатор программных запросов, регистры начального и текущего адреса, регистры начальной и текущей длины массива, регистр циклов, узел перезаписи, мультиплексор данных, узел записи и узел чтения, узлы элементов И записи и чтения, блок выполнения прерываний для внепроцессорного обмена, причем третий, четвертый и пятый. входы первого блока усиления соединены соответственно с выходами узла элементов И чтения, регистра текущего адреса и первым выходом блока выполнения прерываний для внепроцессорного обмена, Q первый вход блока выполнения программных прерываний соединен с первым выходом регистра циклов, первый выход первого блока усиления соединен с первыми входами узла элементов И фз записи, регистра циклов, регистров начального адреса и начальной длины массива, выходы регистра начального адреса и регистра начальной длины. массива связаны соответственно с первыми входами регистра текущего адреса и регистра текущей длины массива, третий выход первого блока усиления соединен с первыми входами узла записи, узла чтения и мультиплексора адреса, первый выход первого блока. усиления соединен с вторыми входами узла чтения и узла записи, подключенного выходом к вторый входам регистров начального адреса, начальной длины массива, регистра циклов и первому входу узла перезаписи, второй и первый выходы второго блока усиления соединены соответственно с первым и вторым входами. узла эле1100615 ментов И чтения, соединенного третьим входом с выходом мультиплексора данных, первый, второй, третий и чет- вертый входы которого подключены соответственно к выходам узла чтения, регистра текущего адреса и первым выходам регистра текущей длины массива и регистра циклов, второй вход второго блока усиления соединен с выходом узла элементов И записи, третий вход — с выходом дешифратора адреса, второй вход узла элементов И записи соединен с первым выходом блока обмена, третий выход блока обмена соединен с первым входом блока выполнения прерываний для внепроцессорного обмена, четвертый выход — с вторым входом блока выполнения программных прерываний, третий вход блока обмена соединен с вторым выходом блока выполнения программных прерываний, четвертый вход — с вторым выходом блока выполнения прерываний для внепроцессорного обмена и вторым входом мультиплексора адреса, третий вход регистра цикла подключен к вторым входам регистров текущего адреса и текущей длины массива и выходу узла перезаписи, второй вход которсго соединен с вторым выхоцом регистра текущей длины массива,первые входы регистра команды, регистров адреса первого и второго внешних устройств соединены с вторым выходом первого блока усиления, вторые вхо— ды — с выходом узла записи, выход регистра команды подключен к первому входу узла задания последовательности операций и пятому входу мультиплексора данных, выход регистра адреса первого внешнего устройства подключен ко второму входу узла задания последовательности операции, второму входу мультиплексора адреса, шестому входу мультиплексора данных и первым входам коммутатора запросов внепроцессорного обмена и коммутатора программных запросов, выход регистра адреса второго внешнего устройства подключен к седьмому входу мультиплексора данных, к третьему входу мультиплексора адреса, к третьему входу узла задания последовательности операций и к вторь1м входам коммутатора программных запросов и коммутатора запросов внепроцессорного обмена, соединенного выходом с третьим входом блока выполнения прерываний для внепроцессорного обмена, выход коммутатора программных запросов соединен с третьим входом блока выполнения программных прерываний, а третий вход — c третьим выходом второго блока усиления и третьим входом коммутатора запросов внепроцессорного обмена, подключенного четвертым входом к выходу счетчика фаз, к пятому входу мультиплексора адреса и к четвертому. входу узла задания последовательности операций, выход которого соединен с пятым входом блока обмена, подключенного пятым выходом к входу счетчика фаз и к третьим входам регистров текущего адреса и текущей длины массива.

2, Устройство по п.1, о т л ич а ю щ е е с я тем, что блок выполнения прерываний для внепрбцессорного обмена содержит три триггера, три элемента И и элемент ИЛИ-HF., причем синхронизирующий вход первого триггера является вторым входом блока, выход соединен с информационным входом второго триггера и первым входом первого элемента И,. инверсный выход и вход сброса второго триггера подключены соответственно к второму и третьему входам первого элемента И, синхронизирующий вход — к первому входу элемента ИЛИ-НЕ, а прямой выход и вход сброса — соответственно к информационному входу и входу сброса третьего триггера, синхронизирующий вход которого соединен с выходом элемента ИЛИ-НЕ, а прямой и инверсный выходы — соответственно к первым входам второго и третьего элементов И, вторыми входами подключенных к прямому выходу второго триггера, выход второго элемента И является вторым выходом блока, вьгходы первогс и третьего элементов И образуют первый выход блока, входы сброса первого и второго твиггеров и первый— пятый входы элемента ИЛИ-НЕ обра-зуют первый вход блока.

3. Устройство по п.1, о т л ич а ю щ е е с я тем, что узел задания последовательности операций содержит де ыфратор, два элемента ИЛИ, два элемента И и элемент

И-ИЛИ, причем группа информационных входов дешифратора является первым

11006 входом узла, первый и второй, управляющие входы — соответственно вторым и третьим входами узла, выход первого элемента ИЛИ соединен с первым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, а второй вход — с первым выходом дешифратора, вторым выходом соединенного с первым и вторым входами элемента И-ИЛИ, а третьим выходом с первым входом второго элемента И, второй вход которого соединен с третьим входом элемента И-ИЛИ,выходы элемента И-ИЛИ и второго элемента И соединены соответственно с вторым и третьим входами второго элемента ИЛИ, выход которого является выходом узI ла, а группа входов подключена к группе выходов дешифратора, третий. и четвертый входы элемента И-ИЛИ и первый и второй входы первого элемента ИЛИ образуют четвертый вход узла.

4. Устройство по п.1, о т л ич а ю щ е е с я тем, что узел перезаписи содержит элемент НЕ и два элемента И, причем первые входы первого и второго элементов И соединены через элемент НЕ с вторым входом узла, вторые входы — соответственно с первой и второй шинами первого входа узла, выходы элементов И и шина второго входа узла образуют выход узла.

5. Устройство по п.1, о т л ич а ю щ е е с я тем, что узел записи содержит дешифратор и семь элементов И, причем группа входов де шифратора образует первый вход узла, первый и второй входы первого элемента И подключены к соответствующим шинам второго входа, а;:ыход соединен с первыми входами второго — шестого элементов И, вторые входы которых подключены к соответствующим выходам дешифратора, а выходы образуют выход узла.

6. Устройство по п.t о т л ич а ю щ е е с я тем, что узел чтения содержит дешифратор, элемент ИЛИ и элемент И, причем группа входов дешифратора образует первый вход узла, группа выходов подключена, к группе входов элемента ИЛИ, выходом соединенного с первым входом элемента И, второй и третий входы которого образуют второй вхоп

15 узла, группа выходов дешифратора и выход элемента И образуют выход узла..

7. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок обмена содержит пять элементов И-ИЛИ, элемент И, элемент ИЛИ, три триггера, три элемента задержки и три формирователя импульсов, причем выходы первого и второго элементов И-ИЛИ соединены соответственно с синхронизирующим входом и входом сброса первого триггера, выход третьего элемента И-ИЛИ соединен через первый элемент задержки с синхронизирующнм входом второго триггера, выходы первого и второго триггеров образуют второй выход блока, выходы четвертого и пятого элементов И-ИЛИ соединены соответственно с синхронизирующим входом и входом сброса третьего триггера, инверсный выход которого соединен через первый формирователь импульсов с пятым выходом блока и входом второго формирователя импульсов, первые входы первого, второго и третьего элементов И-ИЛИ соединены с выходом элемента И,.цуорые входы — соответственно -„NgpaoA, второй и третьей шинами первого входа блока, третьи входы — соответственно с четвертой, пятой и первой шинами первого входа блока, четвертые входы первого и третьего элементов И-HJIH соединены с четвертым входом блока, первым входом элемента ИЛИ и через второй элемент задержки с первым и вторым входами четвертого элемента И-ИПИ, пятые входы первого и третьего элементов И-ИЛИ соединены соответственно с тре.ьим и четвертым входами четвертого элемента И-ИЛИ, первым и вторым входами пятого, элемента И-ИЛИ и первой и второй шинами пятого входа блока, пятый вход четвертого элемента И-ИЛИ соединен с первым входом третьего формирователя импульсов,первой шиной второго входа блока и че-. рез третий элемент задержки с четвертым и пятым входами второго элемента И-ИЛИ, шестым входом подключенного к инверсному выходу третьего триггера, шестой вход третьего элемента

И-ИЛИ элемента И-ИЛИ соединен с третьим входом пятого элемента И-ИЛИ и пятой шиной первого входа блока, четвертый вход пятого элемента И-ИЛИ сое11006 динен с второй шиной второго входа блока-и входом сброса второго триггера, второй вход элемента ИЛИ подключен к третьему входу блока, второй вход третьего формирователя импульсов соединен с второй шиной пятого входа блока, группа входов элемента И подключена к группе шин первого входа блока, шестая шина первого входа, соединенная с выходом элемента ИЛИ, и прямой выход третьего триггера образуют первый выход блока, выходы второго и третьего формирователей импульсов, первая и вторая шины второго входа блока, пятая и седьмая шины первого блока образуют третий выход блока, пятая, шестая и восьмая шины первого входа блока образуют четвертый выход блока..

8. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок выполнения программных. прерываний содержит группу узлов захвата общей шины, элемент ИЛИ, элемент задержки и шифратор, причем первый вход первого узла захвата общей шины группы является первым входом блока,пер" вые входы остальных узлов захвата общей шины образуют третий вход блока, вторые входы узлов захвата общей шины группы образуют второй вход блока, первые выходы .подключены к группам входов шифратора и элемента ИЛИ; выход которого соединен с входом элемента задержки и вторым

15 выходом блока, вторые выходы узлов захвата общей шины группы, выход шифратора и выход элемента задержки образуют первый выход блока.

9. Устройство по и. 1 и 8, о тл и ч а ю щ е е, с я тем, что узел захвата общей шины содержит два триггера, элемент И-НЕ, элемент ИЛИ-НЕ и три элемента И, причем первый вход первого элемента И соединен с инверсным выходом первого триггера,.прямой вход которого подключен к первым входам второго и третьего элементов И и информационному входу второго триггера, а вход сброса — к выходу элемента И-НЕ, вторые входы второго и третьего элементов И подключены соответственно к инверсным и прямым выходам второго триггера, синхроннзирующим входом соединенного с выходом элемента ИЛИ-НЕ, а входом сброса с информационным входом первого триггера н вторым входом первого элемента И, первым .входом элемента И-НЕ н первым входом узла, сннхронизирующий вход первого триггера, соединенный с первым входом элемента ИЛИ-НЕ, второй вход элемента И-НЕ, соединенный с вторым входом элемента ИЛИ-НЕ,и третий вход элемента ИЛИ-НЕ образуют второй вход узла, выход третьего элемента И является первым выходом узла, а выходы первого и второго элементов И образуют второй выход узла.

Изобретение относится к области вычислительной техники и может быть использовано в управляющих вычислительных комплексах, имеющих интерфейс "Общая шина",и содержа- щих внешние устройства, использующие другие интерфейсы.

Известны устройства для сопряжения ЭВМ с внешними устройствами, содержащие дешифратор, регистр управления, блок выполнения прерывания, блок обмена, коммутатор, переключатель и блоки усиления, причем третий выход и второй вход первого блока усиления соединены соответственно с вторым входом и четвертым выходом второго блока усиления, первый и второй выходы коммутатора соединены с третьим и четвертым входами второго блока усиления, выход переключателя соединен с четвертыми входами блока выполнения прерывания и дешифратора, четвертый выход дешифратора соединен с четвертым входом блока обмена (1) .

В этих устройствах обращение к периферийным устройствам осуществляется через групповое устройство, имеющее собственный адресуемый регистр управления и схему инициирования и чтения запросного слова прерыз 11006 вания. Наличие группового устройства существенно усложняет программирование подключенных к нему внешних устройств, особенно в случае многопрограммного режима работы вычислительного комплекса, а также увеличивает время реакции ЭВМ на сигналы прерывания от внешних устройств, операцию чтения или записи. Такая ситуация возникает, например, при необ- 1О ходимости ввода информации с многоканального аналого-цифрового преоб разователя. При этом ЭВМ передает на коммутатор преобразователя массив адресов, выполняя операцию записи, и принимает с преобразователя массив дынных, выполняя операцию чтения.

В указанных устройствах для выполнения такой последовательности операций необходимо сформировать адрес канала, напряжение на котором требуется измерить и выдать его по адресу первого устройства (коммутатора),при возникновении готовности преобразователя — сформировать адрес ячейки памяти и принять по этому адресу данные из второго устройства (преобразователя). Указанная последовательность операций должна быть запрограммирована на ЭВМ. Выполнение этой программы требует значительного времени, что и является главной причиной низкой пропускной способности известных устройств.

Кроме того, в этих устройствах имеется общая линия запроса прерывания, что увеличивает время реакции ЭВМ на сигналы прерывания, так как прерывание от последующего устройства может быть воспринято только 4О после обслуживания запроса от предыдущего устройства.

Наиболее близким к n.:-едлагаемому

1 .техническим решением является устройство для сопряжения ЦВМ с пе- 4з риферийными устройствами, содержащее дешифратор, два .триггера, блок выдачи прерываний, блок управления обменом, два коммутатора, сдвиговый регистр, блок формирования четности и два блока усилителей сигналов связи, причем первые и вторые входы и выходы блока управления обменом соединены соответственно с первыми и вторыми выходами и входами блоков 55 усилителей сигналов связи, третьи вход и выход — соответственно с пер-, выми выходом дешифратора и входом

15 сдвигового регистра, первые входы триггеров и вход дешифратора соединены е соответствующими выходами первого блока усиления сигналов связи, группа входов — выходов которого является первой группой входов— выходов устройства, а группа входов подключена к группам выходов первого коммутатора и блока выдачи прерываний, первым входом соединенного с соответствующими входами блока управления обменом, первого коммутатора и выходом второго блока. усиления сигналов связи, другие входы которого подключены к соответствующим входам сдвигового регистра, блока формирования четности, первого коммутатора и блока управления обменом, входы — к соответствующим выходам блока формирования четности, первого триггера и блока управления обменом, а группа входов — выходов является второй группой входов — выходов устройства, третий вход блока формирования четности подключен к выходу сдвигового регистра, группы входов и выходов которого соединены соответственно с группами выходов и входов второго коммутатора и группами входов и выходов дешифратора (2) .

Недостаток этого устройства состоит в низкой пропускной способности вследствие ограниченных функ-, циональных возможностей, требующих повышенных затрат машинного времени в процессе обмена.

Целью изобретения является повышение пропускной способности устройства.

Поставленная цель достигается тем, что в устройство, содержащее дешифратор адреса, блок выполнения программных прерываний, блок обмена, мультиплексор адреса и два блока усиления, группы входов — выходов которых являются соответственно первой и второй группами входов — выхо-. дов устройства, первые входы и вы- . ходы соединены соответственно с первыми и вторыми выходами и входами блока обмена, выход мультиплексора адреса соединен с входом дешифратора адреса, а первый выход блока выполнения программных прерываний подключен к второму входу первого блока усиления, введены регистр команды, регистр адреса первого внешнего устройства, регистр адреса

1100615

S второго внешнего устоойства. узел задания последовательности операций, счетчик фаз, коммутатор запросов внепроцессорного обмена, коммутатор программных запросов, регистры начального и текущего адреса, регистры начальной и текущей длины массива, регистр циклов, узел перезаписи, мультиплексор данных, узел записи и узел чтения, узлы элементов И записи и чтения и блок выполнения прерываний для внепроцессорного обмена, причем третий, четвертый и пятый вхо-. ды первого блока усиления соединены соответственно с выходами узла элементов И чтения, регистра текущего адреса и первым выходом блока вы полнения прерываний для внепроцес сорного обмена, первый вход блока выполнения программных прерываний соединен с первым выходом регистра циклов, первый выход первого блока усиления соединен с первыми входами узла элементов И записи, регистра циклов, регистров начального адреса и начальной длины массива, выходы регистров начального адреса и начальной длины массива связаны соответственно с первыми входами регистра текущего адреса и регистра З0 текущей длины массива, третий выход первого блока усиления соединен с первыми входами узла записи, узла чтения, и мультиплексора адреса, первый выход первого блока усиления соединен с вторыми входами узла чтения и узла записи, подключенного выходом к вторым входам регистров начального адреса, начальной длины массива, регистра циклов и первому 40 входу узла перезаписи, второй и первый выходы второго блока усиления соединены соответственно с первым и вторым входами узла элементов И чтения, соединенного третьим 45 входом с выходом мультиплексора данных, первый, второй, третий и четвертый входы которого падключены соответственно к выходам узла чтения, регистра текущего адреса и первым 50

Ъыходам регистра текущей длины массива и регистра циклов, второй вход второго блока усиления соединен с выходом узла элементов И записи, третий вход — с выходом дешифратора адреса, второй вход узла элементов И записи соединен с первым выходом блока обмена, третий выход блока обмена соединен с первым входом блока выполнения прерываний для внепроцессорного обмена, четвертый выход — с вторым входом блока выполнения программных прерываний, третий вход блока обмена соединен с вторым выходом блока выполнения программных прерываний, четвертый вход — с вторым выходом блока выполнения прерываний для внепроцессорного обмена и вторым входом мультиплексора адреса, третий вход регистра цикла подключен к вторым входам регистров текущего адреса и текущей длины массива и выходу узла перезаписи, второй вход которого соединен с вторым выходом регистра текущей длины массива,-первые входы регистра команды, регистров адреса первого и второго внешних устройств соединены с вторым выходом первого блока усиления, вторые входы — с выходом, узла, записи, выход регистра команды подключен к первому входу узла задания последовательности операций и пятому входу мультиплексора данных, выход регистра адреса первого внешнего устройства подключен к второму входу узла задания по ледовательности операций, второму входу мультиплексора адреса, шестому входу мультиплексора данных и первым входам коммутатора запросов внепроцессорного обмена и коммутатора программных запросов, выход регистра адреса второго внешнего устройства подключен к седьмому входу мульти плексора данных, к третьему входу мультиплексора адреса, к третьему входу узла задания последовательности операций и к вторым входам коммутатора программных запросов и коммутатора запросов внепроцессорного обмена, соединенного выходом с третьим входом блока выполнения прерываний для внепроцессорного обмена, выход коммутатора программных запросов соединен с третьим входом блока выполнения программных прерываний, а третий вход — с третьим выходом второго блока усиления и третьим входом коммутатора запросов внепроцессорного обмена, подключенного четвертым входом к выходу счетчика фаз, к пятому входу мультиплексора адреса и к четвертому входу узла задания

1100615

7 последовательности операций, выход которого соединен с пятым входом блока обмена, подключенного пятым выходом к входу счетчика фаз и к третьим входам регистров текущего адреса и текущей длины массива.

Блок выполнения прерываний для внепроцессорного обмена содержит три триггера, три элемента И и элемент ИЛИ-HE причем синхронизирую- 10 щий вход первого триггера является вторым входом блока, выход соединен с информационным входом второго триггера и первым входом первого элемента И, инверсный выход и 15 вход сброса второго триггера подключены соответственно к второму и третьему входам !первого элемента И, синхронизирующий вход — к первому входу элемента ИЛИ-НЕ, а прямой вы- що ход и вход сброса — соответственно к информационному входу и входу сброса третьего триггера, синхронизирующий вход которого соединен с выходом элемента ИЛИ-НЕ, а прямой и инверс- 25 ный выходы — соответственно к первым входам второго и третьегб элементов И, вторыми входами подключенных к прямому выходу второго триггера, выход второго элемента И является вторым выходом блока, выходы первого и третьего элементов .И образуют первый выход блока, входы сброса первого и второго триггеров и первый — пятый входы элемента ИЛИ-НЕ образуют пер35 вый вход блока.

Узел задания последовательности операций содержит дешифратор, два элемента ИЛИ, два элемента И и элемент И-ИЛИ, причем группа информационных входов дешифратора является первым входом узла, первый и второй управляющие входы - соо ветственно вторым и третьим входами узла, выход первого элемента ИЛИ соединен с первым

45 входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, а второй вход — с

:первым выходом дешифратора, вторым выходом соединенного с первым и вто- 5О рым входами элемента И-ИЛИ, а третьим выходом — с первым входом второго элемента И, второй вход которого соединен с третьим. входом элемента И-ИЛИ, выходы элемен- 55 та И-ИЛИ и второго элемента И соединены соответственно с вторым и третьим входами второго элемента HJIH, выход которого является, выходом узла, а группа входов подключена к группе выходов дешифратора, третий и четвертый входы элемента И-ИЛИ и первый и второй входы первого элемента ИЛИ образуют четвертый вход чзла.

Узел перезаписи содержит элемент НЕ и два элемента И, причем первые входы первого и второго элементов И соединены через элемент НЕ с вторым входом узла, вторые входы — соответственно с первой и второй шинами первого входа узла, выходы элементов И и шина второго входа узла образуют выход узла.

Узел записи содержит дешифратор и семь элементов И, причем группа входов дешифратора образует первый вход узла, первый и второй входы первого элемента И подключены к соответствующим шинам второго входа, а выход соединен с первыми входами второго — шестого элементов И,вторые входы которых подключены к соответствующим выходам дешифратора, а выходы образуют выход узла.

Узел чтения содержит дешифратор,. элемент ИЛИ и элемент И, причем группа входов дешифратора образует первый вход узла, группа выходов подключена к группе входов элемента ИЛИ, выходом соединенного с первым входом элемента И, второй и третий входы которого образуют второй вход узла, группа выходов дешифратора и выход элемента И образуют выход узла °

Блок обмена содержит пять элементов И-ИЛИ, элемент И, элемент ИПИ, три триггера, три элемента задержки и три формирователя импульсов, прнчем выходы первого и второго элементов И-HJIH соединены соответственно с синхронизирующнм входом и входом сброса первого триггера, выход третьего элемента И-ИЛИ соединен через первый элемент задержки с синхронизирующим входом второго триггера, выходы первого и второго триггеров образуют второй выход блока, выходы четвертого и пятого элементов И-ИЛИ соединены соответственно с синхронизирующим входом и входом сброса третьего триггера, инверсный выход которого соединен через первый формирователь импульсов с пятым выходом блока и входом второго

1100615 10 первый вход первого узла захвата общей шины группы является первым входом блока, первые входы остальных узлов захвата общей шины образуют третий вход блока, вторые входы узлов захвата общей шины группы образуют второй вход блока, первые выходы подключены к группам входов шифратора и элемента ИЛИ, выход

10 которого соединен с входом элемента задержки и вторым выходом блока,вторые выходы узлов захвата общей шины группы, выход шифратора и выход элемента задержки образуют первый

15 выход блока. формирователя импульсов, первые входы первого, второго и третьего элементов И-ИЛИ соединены с выходом элемента И, вторые входы— соответственно с первой, второй и третьей шинами первого входа блока, третьи входы - соответственно с четвертой, пятой и первой шинами первого входа блока, четвертые входы первого и третьего элементов И-ИЛИ соединены с четвертым входом блока, первым входом элемента ИЛИ и через второй элемент задержки с первым и вторым входами четвертого элемента И-ИЛИ,пятые входы первого и третьего элементов И-ИЛИ соединены соответственно с третьим и четвертым входами четвертого элемента И-ИЛИ и первым и вторым входами пятого элемента И-ИЛИ и первой и второй шинами пятого входа блока, пятый вход четвертого элемента И-ИЛИ соединен с первым входом третьего формирователя импульсов, первой шиной второго входа блока и через третий элемент задержки с четвертым и пятым входами второго элемента И-ИЛИ шестым входом подключенного к инверсному выходу третьего триггера, шестой вход третьего элемента И-ИЛИ соединен с третьим входом пятого элемента И-ИЛИ и пятой шиной первого входа блока, четвертый вход пятого элемента И-ИЛИ соединен с второй шиной второго входа блока и входом сброса второго триггера,второй вход элемента ИЛИ подключен к третьему входу блока, второй вход третьего формирователя импульсов соединен с второй шиной пятого входа блока,. группа входов элемента И подключена к группе шин первого входа блока, шестая шина первого входа, соединенная с выходом элемента ИЛИ, и прямой выход третьего триггера образуют первый выход блока, выходы . второго и третьего формирователей импульсов, первая и вторая шины второго входа блока, пятая и седьмая шины первого блока образуют третий выход блока, пятая, шестая и восьмая шины первого входа блока образуют четвертый выход блока.

25

45 узла.

Блок выполнения программных прерываний содержит группу узлов захвата общей шины, элемент ИЛИ, элемент задержки и шифратор, причем

Узел захвата общей шины содержит два триггера, элемент И-НЕ, элемент ИЛИ-НЕ и три элемента И, причем первый вход первого элемента И соединен с инверсным выходом первого триггера, прямой вход которого подключен к первым входам второго и третьего элементов И и информационному входу второго триггера, а вход сброса — к выходу элемента И-НЕ, вторые входы второго и третьего элемента И подключены соответственно к инверсным и прямым выходам второго триггера,синхронизирующим входом соединенного с выходом элемента ИЛИ-НЕ, а входом сброса с информационнымвходом первого триггера и вторым входом первого элемента И,первым входом элемента И-НЕ и первым входом узла, синхронизирующий вход первого триггера, соединенный с первым входом элемента ИЛИ-НЕ, второй вход элемента И-НЕ, соединенный с вторым входом элемента ИЛИ-НЕ, и третий вход элемента ИЛИ-НЕ образуют второй вход узла, выход третьего элемента И является первым выходом узла, а выходы первого и второго элементов И образуют второй выход

Устройство позволяет подключать любые два внешних устройства, адреса которых указаны в регистрах адреса первого и второго устройств, к внепроцессорному уровню прерываI ния и в соответствии с одной командой, записанной в регистре команд, выполнять в любом сочетании операции записи или чтения с адресованными устройствами до полной передачи заданного массива, при этом остальные внешние устройства автома11006

11 тически переключены на программный уровень прерывания.

Первый интерфейс "Общая шина" представляет собой унифицированную систему магистральных связей для

5 адресов данных и управляющих сигналов между процессором, оперативной памятью и периферийными устройствами.

Второй интерфейс представляет со- 10 бой унифицированную систему магистральных связей для данных и управляющих сигналов и радиальных связей выборки устройств и сигналов прерываний. 15

Устройство осуществляет через первый блок усиления обмен данными между ЭВИ, использующей первый интерфейс, и устройствами, подключенными к второму интерфейсу через вто- 20 рой блок усиления, в режиме программного обмена, в режиме прерываний на программном уровне и в режиме прерываний на внепроцессорном уровне.

На фиг.1 представлена блок-схема устройства; на фиг.2 — функциональная схема блока выполнения программных прерываний; на фиг,3— то же, узла захвата общеи шины на

30 фиг. 4 и 5 — то же, блока обмена, на фиг.6 — то же, узла задания последовательности операций; на фиг. 7 то .же, блока выполнения прерываний для внепроцессорного обмена, на фиг.8 — то же, узла перезаписи; на фиг.9 — то же, узла записи, на фиг. 10 — то же, узла чтения.

Устройство (фиг. 1) содержит дешифратор 1 адреса, блок 2 выполнения 40 программных прерываний, предназначенных для перевода центрального процессора на выполнени.:: программ обслуживания одного из внешних устройств или самого устройства сопря- 4 жения, блок 3 обмена, выполняющий процедуры, предусмотренные алгоритмами первого и второго интерфейсов, первый блок 4 усиления, связывающий устройство с общей шиной ЗВМ, второй 0 блок 5 усиления, связывающий, устройство с интерфейсом внешних устройств, регистр 6 команды, регистр 7 адреса первого внешнего устройства, регистр 8 адреса второго внешнего уст- 55 ройства, узел 9 задания последовательности операций, указывающий на необходимость выполнить операцию

15 1.2

"Чтение" или "Запись", счетчик 10 фаз, указывающий порядковый номер фазы выполнения одной команды во время обмена информацией между внешним устройством и 3ВМ, коммутатор

11 запросов внепроцессорного обмена, переключающий в соответствии с результатами дешифрации адреса в регистрах 7 и 8 запросы на прерывание от внешних устройств на внепроцессорный уровень, коммутатор 12 программных запросов, переключающий запросы на прерывание от внешних устройств, не участвующих во внепроцессорном обмене, на программный уровень, регистр 13 начального адреса, предназначенный для хранения адреса первой ячейки массива, с которым выполняется обмен данными при внепроцессорном обмене, регистр

14 текущего адреса, указывающий в каждом цикле внепроцессорного обмена адрес на общей шине, регистр 15 начальной длины массива, указывающий размер используемого при внепроцессорном обмене массива, регистр

16 длины массива, указывающий на использованную к данному моменту длину массива, регистр 17 циклов, указывающий количество необходимых циклов обмена и уменьшающийся на единицу после однократной передачи массива, узел 18 перезаписи, осуществляющий вычитание единицы из регистра 17 циклов и перезапись содержимого регистра 13 начального адреса в регистр 14 текущего адреса и содержимого регистра 15 начальной длины массива в регистр 16 текущей длины массива, мультиплексор 19 данных, осуществляющий передачу информации иэ регистров устройства при выполнении 3ВМ операции чтения, узел 20 записи, вырабатывающий строб записи в регистры устройства при наличии на общей шине адресов этих устройств, узел 21 чтения, управляющий мультиплексором 19 данных, узел

22 элементов И записи, предназначенных для передачи данных, поступающих из первого интерфейса через блок 4 усиления, узел 23 элементов И чтения, обеспечивающих выдачу в первый интерфейс данных из второго интер- фейса для регистров устройства, мультиплексор 24 адреса, коммутирующий адрес на вход дешифратора 1, блок 25 выполнения прерываний для

13: 1100 внепроцессорного обмена, выполняющий процедуру захвата общей шины.

Блок 2 выполнения программных прерываний (фиг.2) состоит из М однотипных узлов 26 захвата общей шины, где M — количество запросов прерываний от внешних устройств,(ЗП2-3ПМ), включая внутренний запрос от регистра 17 циклов (ЗП1), элемента ИЛИ 27, элемента задержки 28 и шифратора 29. 1о

Выход запроса на прерывание ЗП ВЫХ каждого узла 26 подключен к соответствующему уровню приоритетных прерываний обшей шины в зависимости от требуемой скорости обслуживания 15 устройств, подключенных к второму интерфейсу.

Каждый узел захвата общей шины (фиг.3) может быть реализован на, двух D-триггерах 30 и 31, элементах И 32, 33 и 34, элементе И-HE 35 и элементе ИЛИ-НЕ 36.

Блок 3 обмена (фиг. 4 и 5) содержит первый 37 и второй 38 триггеры, первый 39, -второй 40 и третий 4 1 элементы И-ИЛИ, третий 42 и первый

43 элементы задержки, третий триггер 44, третий 45, первый 46 и второй 47 формирователи импульсов (одновибраторы), второй элемент 48 задержки, четвертый 49 и пятый 50 элементы И-ИЛИ, элемент ИЛИ 51 и элемент И 52.

Вначале ЭВМ устанавливает на общей шине адрес устройства, с которым необходимо выполнить обмен данными. Если установленный адрес принадлежит к адресам, присвоенным регистрам внешних устройств, подключенных к описываемому устройству, или к адресам собственных регистров этого устройства, то установлЕнный адрес через мультиплексор 24. поступает на дешифратор 1, который вырабатывает сигнал выборки внешнего устройства. Этот же адрес поступает в узлы 20 и 21.

В случае выполнения операции записи ЭВМ устанавливает на шинах данные для записи, а на шинах управления — код операции записи. Если адрес,. установленный на общей шине, принадлежит внешнему устройству, то данные через блок 4 и узел 22 стробом, выработанным блоком З,записываются в выбранное внешнее уст-. ройство через блок 5. Если же адрес на общей шине принадлежит внутренним регистрам устройства, то по коду записи узел 20 записывает дан-. ные в один из регистров 13,15,17,6, 7 или 8. Некоторые из указанных регистров могут иметь одинаковые адреса на общей шине. Запись в такие регистры выполняется одновременно.

В случае выполнения операции чтения ЭВМ устанавливает на шинах управления код операции чтения. Если адрес, установленный на общей шине, принадлежит внешнему устройству, то стробом, выработанным блоком 3 по коду операции чтения, данные с выб ранного внешнего устройства через блок 5 и узел 23 поступают в ЭВМ

35

45

55 (Узел, 9 задания последовательности операций (фиг.б) содержит дешифратор 53, элементы ИЛИ 54 и 55, элементы И 56 и 57 и элемент И-HJIH

58.

Блок 25 выполнения прерываний для внепроцессорного обмена (фиг.7) может быть выполнен на D-триггерах

59,60 и 61, элементе ИЛИ-HE 62 и элементах И 63, 64 и 65.

Узел 18 перезаписи (фиг.8) состоит из элемента НЕ 66, элементов И 67 и 68.

Узел 20 записи (фиг.9) включает в себя дешифратор 69 и элементы И

70-76.

Узел 21 чтения (фиг. 10) состоит ив дешифратора 77, элемента ИЛИ 78 и элемента И 79.

На чертежах обозначены также входы 80, 81 и 82 и выходы 83 и

84 блока 2 выполнения программных прерываний, входы 85 и 86 и выходы

87 и 88 узла 26 захвата общей шины, первый 89, второй 90, четвертый 91

615 I4 и пятый 92 входы и первый †третий 93-95 и пятый 96 выходы блока 3 обмена (связанные между собой вход одного блока и выход другого обозначены одними и теми же позициями), входы 97-100 узла 9 задания последовательности операций, второй вход

101 и первый выход 102 блока 25 выполнения прерываний для внепроцессорного обмена, входы 103 и 104 и выход 105 узла 18 перезаписи, первые входы 106 и выход .107 узла 21 чтения.

Устройство работает следующим образом.

Режим программного обмена. участвующего в внепроцессорном обмене. Регистр 14 текущего адреса и регистр 16 текущей длины, массива исходно загружаются той же информацией, что и регистр 13 начального адреса и регистр 15 начальной длины массива соответственно. Регистр 6 команды загружается последним. После его загрузки устройство готово к.работе на внепроцессорном уровне.

В исходном состоянии счетчик 10 фаз находится в "0" и коммутатор

11 подключает выход запроса прерывания внешнего устройства, адрес которого указан в регистре 7, к выходу блока 25 для внепроцессорного обмена. Узел 9 в зависимости от кода команды в регистре 6, адресов в регистрах 7 и 8 при нулевом состоянии счетчика 10 вьщает на блок 3 признак

11 11 11, первой операции ("Чтени е " или За15 110061 через блок 4. Если же адрес на общей шине принадлежит внутренним I регистрам устройства, то по коду операции чтения и адреса на общей шине узел 21 выдает на мультиплексор 19 код номера регистра. Данные с выхода мультиплексора 19 передают- . ся в 3ВМ через узел 23.

Обмен информацией между шиной и внешними устройствами осуществляет- 10 ся по асинхронному принципу. После установки адреса данных и управляющих сигналов на общей шине выдается синхросигнал, который формирует в блоке 3 сигнал операции для внешнего устройства. По окончании операции внешнее устройство вьщает ответный сигнал, который проходит через блок 3 на общую шину, и операция завершается. 20

Режим прерываний на программном уровне.

Сигналы прерываний от всех внешних устройств поступают с третьего выхода блока 5 »а входы коммутаторов

11 и 12. На выход коммутатора 11 проходят запросы на прерывание только от тех устройств, адреса которых указаны в регистрах 7 и 8.

Прошедший через коммутатор 12 за30 прос на прерывание от внешнего уст, ройства запускает блок 2, который в соответствии с алгоритмом общей шины выполняет процедуру прерывания программы и захвата шины. После 35 этого управление передается блоку 3, который выполняет требуемый обмен с внешним устройством, выставившим запрос на прерывание и выдает в ок

2 сигнал об окончании обмена, по ко40 торому блок 2 переходит в исходное состояние и ожидает очередного .запроса иа прерывание от: вешнего устройства.

Режим прерываний на внепроцессор- 45 ном уровне.

Перед началом работы во внутренние регистры устройства загружается следующая информация: в регистр

13 начального адреса — адрес первой 50 ячейки массива памяти, с которым будет выполняться обмен информацией; в регистр 15 начальной длины массива — количество ячеек памяти, вьщеленных для массива; в регистр 55

17 циклов. — количество полных циклов обмена всей информацией, содержащейся в укаэанном массиве, в регистр 6

5 16 команды — команда, которую должно выполнять устройство; в регистр 7 адрес первого устройства, участвующего во внепроцессорном обмене, в регистр 8 — адрес второго устройства, пис ь " ), которая должна выполняться в первом цикле обмена . .Первый сигнал запроса прерывания, пришедший после загрузки регистра 6 от внешнего устройства, адрес кот орого указан в регистре 7, поступает на вход блока 2 5, который ос уществляет захват общей шины для внепр оцесс орног о обмена, передает управление шиной блоку 3 и разрешает выдачу через мультиплексор 24 адреса содержимого регистров 7 или 8 на вход дешифратора 1 . При нулевом с остоянии счетчика 1 0 на дешифратор 1 подается адрес первого устройства, участвующего во вн епроцессорн ом обмене, и выбирается эт о устройство .

Блок 3 в соответствии с признаком операции, поступившим от узла

9, устанавливает на общей шине код требуемой операции. При выполнении операции записи осуществляется чтение данных с выбранного устройства и запись их через узел 23 в память

ЭВМ по адресу, поступающему на общую шину с регистра 14 текущего адреса. При выполнении операции чтения данные в ячейки памяти

ЭВИ, адрес которой подается на общую шину с регистра 14, записываются в выбранное внешнее устройство через блоки 4 и 5 и узел 22.

17 1100615

По окончании внепроцессорного обмена блок 25 получает признак окончания цикла обмена от блока 3 и фор- р мирует сигнал, по которому мультиплексор 24 переключается на коммута5 цию адреса с общей шины, а блок 3 выдает сигнал конца цикла увеличит вающий на единицу содержимое счетчика IO и регистра 14, и уменьшает на п единицу содержимое регистра 16. 10 н

В результате выполнения цикла межпроцессорного обмена счетчик 10 переключает коммутатор 11 на выдачу п из. блока 25 запросов на прерывание н от внешнего устройства, адрес которого указан в регистре 8, а также устанавливает с учетом кода об команды на выходе узла 9 признак операции, которая будет выполняться во при следующем цикле внепроцессорно- щ ши

ro обмена, и подготавливает разрешение на коммутацию через мульти- ст плексор 24 содержимого регистра 8. „ма

Возникновение запроса на прерывание от .ме этого устройства вызывает выполнение 5 ус цикла внепроцессорного обмена, который мо происходит аналогично. ва

Операции, выполняемые за один си цикл работы счетчика 10, т.е. за время прохождения счетчика через З0 лу все состояния от нулевого до нуле- бы вого, составляют цикл команды. В мн цикле команды могут выполняться пр в различной последовательности опе- ре рации чтения или записи с двумя ва различными внешними устройствами

13 или с одним и тем же устройством. на

В последнем случае в регистры 7 ка или 8 должны быть записаны адреса ги одного и того же устройства. ма

40

Циклы команды будут выполняться до,тех пор, пока не станет равным нулю регистр 16. Сигнал равенства нулю регистра 16, соответствующий окончанию передачи заданного мас- 45 сива данных, через узел 18 уменьша" ет на единицу содержимое регистра 17 и перезаписывает в регистр 14 и в регистр 16 содержимое регистра 13 и регистра 15. 50

Циклы команд, выполняемые за время от загрузки внутренних регистров устройства до переполнения регистра текущей длины массива,составляет цикл обмена массивом. Коли- 55 чество циклов обмена массивом исходно записывается в регистр 17 циклов.

Сигнал переполнения регистра 17, .е. сигнал равенства регистра нулю, оступает на блок 2 и вызывает преывание программы ЭВИ. После этого ибо происходит снова загрузка внутенних регистров устройства, либо абота с устройством прекращается.

Внешние устройства, не участвующие во внепроцессорном обмене, в ромежутках времени между обслуживаиями внепроцессорного обмена могут бслуживаться в режиме программного бмена или в режиме прерываний на рограммном уровне. При этом внешие устройства, подключаемые к второму интерфейсу, воспринимаются ЭВМ к подключенные непосредственно к щей шине, что позволяет в полной ре использовать все архитектурные зможности ЭВМ с интерфейсом "Общая на".

При внепроцессорном обмене устройво позволяет с помощью одной конды выполнять обмен информацией жду памятью 3ВМ и двумя внешними тройствами, причем цикл команды жет содержать различные последотельности операций чтения и запиНапример, при необходимости почения информации с объекта о стропротекающих процессах с помощью огоканального аналого-цифрового еобразователя (АЦП) во внутренние гистры устройства исходно записыют следующую информацию: в регистр — адрес начала массива, предзначенного для хранения адресов налов АЦП и данных с АЦП, в рестр t5- размер используемого ссива, в регистр 17 — количество циклов обмена массивом, в регистр

7 — адрес регистра номера канала

АЦП на общей шине, в регистр 8 — адрес регистра данных АЦП на общей шине и в регистр 6 — код команды

"Чтение-запись".

В процессе внепроцессорного обмена при каждом запросе на прерывание от АЦП адрес канала передается на

АЦП из подготовленного массива адресов каналов, а данные из АЦП записываются в этот массив. В результате выполнения одного цикла обмена массивом выделенный массив содержит ю пары ячеек памяти, в одной из которых будет записан номер канапа АЦП, а в соседней — результат измерения по этому каналу. Количество циклов

1100615

40 обмена массивом определяет содержимое регистра циклов.

С помощью команды "Чтение — две записи" можно сформировать массив, в котором одна ячейка содержит адрес канала АЦП, а две следующие за ней— результаты измерений в двух разных каналах, подключенных к АЦП.

Для графических дисплеев полезной является команда "Две записи", 1О по которой смежные ячейки подготовленного массива выдаются поочередно в регистры отклонения луча по координатам Х и Y ..

Устройство может содержать различные наборы команд, которые наибо-. лее эффективны для конкретных при= менений. Иаксимальное количество команд, выполняемых устройством, определяется разрядностью регистра команд, а максимальное количество операций в цикле команды — разрядностью счетчика фаз.

Блок 2 программных прерываний (фиг. 2 и 3) работает следующим образом.

Исходно триггеры 30 и 31 сброшены, узел 26 находится в состоянии ожидания по входу 85 запроса ЗП на прерывание от внешнего устройства. Поступивший запрос транслируется на общую шину сигналом ЗП через элемент И 32. Получение разре-шения прерывания РПШ от центрального процессора переводит узел 26

35 в следующее. состояние: триггер 30 установлен 31 сброшен. При этом запрещается трансляция запроса и вырабатывается сигнал подтверждения выборки ПВБ на элементе И 33.

При сбросе РПШ блок 2 становится задатчиком на первом интерфейсе путем выдачи сигнала ЗАНШ через элемент

ИЛИ"НЕ 36, триггер 31, элемент И 34 (фиг..3), элемент ИЛИ 27 (фиг,2) и 45 элемент ИЛИ 51 .(фиг.S). В это время шифратор 29 формирует вектор прерывания. (ШИН Д), соответствующий устройству второго интерфейса, занявшему шину, а элемент задержки 28 выдает сигнал сопровождения ПРЕР.

После получения от процессора сигнала подтверждения приема вектора прерывания (СХИШ) сбрасывается триггер 30 через элемент И-НЕ 35, узел 26 освобождает шину и ждет снятия ЗП внешнего устройства, после чего приходит в исходное состояние.

Блок 3 обмена предназначен для реализации алгоритмов передачи информации первого и второго интерфейса.

Задание направления, передачи информации на втором интерфейсе осуществляется с помощью триггеров 37 и 38. Выходы этих триггеров подключены к управляющим линиям ЧТК и ЗПК, задающим одному из внешних устройств выполнение операции чтения или записи.

Устройство, выполнившее операцию, вырабатывает один из ответных сигналов ЧТИ или ЗПИ (в зависимости от типа операции).

Так как блок 3 обеспечивает работу в двух режимах: программный обмен и внепроцессорный доступ к памяти, то установка и сброс этих триггеров выполняется по двум каналам (в зависимости от режима работы устройства).

При программном обмене информацией установка триггера 37 происходит через элемент И-ИЛИ 39 при дешифрации адреса регистра одного из внешних устройств (сигнал АДР, элемент И 52), при получении кода операции чтения на первом интерфейсе (сигнал С1Ш) и получении строба разрешения выполнения этой операции (строб синхронизации задатчика СХЗШ).

Сброс триггера 37 в этом случае происходит через элемент И-ИЛИ 40 после снятия строба СХЗШ и получения от внешнего устройства ответного сигнала выполнения операции

ЧТИ. Элемент задержки 42 предназначен для компенсации перекоса данных на линиях второго интерфейса после установки на них информации внешним устройством.

Установка триггера 38 при прог-. раммном обмене выполняется через элемент И-ИЛИ 41 аналогично триггеру 37, но под управлением кода операции "Запись" (сигнал СГШ) .

Элемент задержки 43 предназначен для компенсации перекоса данных на втором интерфейсе после установки информации внешним устройством.

Сброс триггера 38 осуществляется при получении от внешнего устройства сигнала выполнения операции "Запись" ЗПИ.

При работе на уровне внепроцессорного доступа к памяти задатчиком на первом интерфейсе является

1100615 гг устройство для сопряжения. Установка триггера 37 в этом случае происходит при выполнении устройством операции записи данных в память

3ВМ из внешнего устройства через элемент И-ИЛИ 39 (сигнал от ЧТУС, вырабатываемым узлом 9 и сигнал

ЗАН2 из блока 25) .

Сброс триггера 37 происходит через элемент И-ИЛИ 40 после получе- 1О ния сигнала ЧТИ, когда внешнее устройство передало информацию по второму интерфейсу, получения строба синхронизации исполнителя СХИШ от первого интерфейса, означающего, 15 что информация записана в память, и сброса. триггера 44 (фиг.5) после окончания операции.

Установка триггера 38 при внепроцессорном обмене происходит через щ элемент 41 при выполнении устройством операции чтения данных.из памяти 3ВМ и записи в регистр внешнего устройства. Поэтому триггер устанавливается при наличии сигналов ЗАН2 (т.е. устройство выполняет операцию внепроцессорного обмена), ЗПУС (операция чтения данных из памяти 3BM) и СХИШ (когда данные из памяти ЭВМ получены и выданы на линии данных второго интерфейса).

Сброс триггера выполняется так же, как при программном обмене.

При работе на уровне внепроцессорного обмена передача информации

35 по первому интерфейсу синхронизируется триггером 44 синхронизации задатчика устройства, Установка триггера происходит через элемент И-ИЛИ

49 после снятия устройством первого 4О интерфейса. Элемент задержки 48 осуществляет задержку времени на компенсацию перекоса адреса на первом интерфейсе и на дешифрацию этого адреса исполнителем. В случае вьполне- 45 ния устройством операции записи в память ЭВМ установка триггера 44 происходит через элемент И-ИЛИ 49 после получения ответного сигнала ЧТИ от внешнего устройства, т.е. после получения информации с второго интерфейса.

Сброс триггера 44 происходит через элемент И-ИЛИ 50 после получения ответного сигнала с первого (СХИШ) или второго (ЗПИ) интерфейса, (в зависимости от выполняемой опера" ции) .

При каждом сбросе триггера 44 последовательно запускаются одновибратор 46 (прямой выход которого

АУВ формирует прибавление "1" к содержимому регистров 16 и 14 и счет- чика 10 фаз) и одновибратор 47, выход которого СТСХЗА сбрасывает триггеры 60 и 61 (фиг.7).

Узел 9 задания последовательности операций может быть реализован так, как показано на фиг.б.

Код команды, записанный в регистре

6, дешифрируется дешифратором 53 под управлением кодов в регистрах

7 и 8 первого и второго внешнего устройства. Последовательность появления сигналов ЗПУС, ЧТУС также определяется фазой выполнения инструкции прямого доступа (сигналы Ф2-ФИ из счетчика фаз 10).

Пример технического решения блока 25 выполнения прерываний для внепроцессорного обмена показан на фиг.7. Схема представляет собой автомат, имеющий три устойчивых состояния. Основой автомата являются триггеры 60 и 61.

Триггер 59 позволяет устройству выполнять и -мерные операции после получения одного запроса на прерывание от внешнего устройства. Сброс триггера осуществляется сигналом

СТЗПР после выполнения количества циклов передачи информации по первому интерфейсу, указанному в коде операции выполняемой команды.

Исходно триггеры 60 и 61 сброшены в "0" ° После установки триггера

59 в "1" через элемент И 63 на первый интерфейс поступает запрос на внепроцессорный обмен ЗПД. При возможности такого обмена процессор отвечает разрешающим сигналом РПДШ.

Передним фронтом .данного сигнала устанавливается в "1" триггер 60.

При этом снимается сигнал ЗЦЦ и вьрабатывается сигнал подтверждения выборки ПВБ (элемент И 65). По получении данного сигнала процессор сбрасывает РПДШ,. При совпадении условий незанятости первого и второгo интерфейсов (собраны на элементе ИЛИ-НЕ 62).происходит установка в "1" триггера 61. При этом устройство становится задатчиком (т.е. управляющим). на первом интерфейсе.

Сигнал занятости ЗАН2 поступает через элемент И 64 в блок 3, а затем

00615 получения устройством управляющих сигналов СХЗШ и С1Ш через элемент И

70 с линий первого интерфейса и в зависимости от результатов дешифрации адреса на дешифраторе 69 на выходе узла 20 формируется один из стробов: ЗПРК вЂ” загись в регистр 6 команды," ЗПР1ВУ вЂ” запись в регистр 7 адреса, первого внешнего устройtO ства; ЗПР2ВУ вЂ” запись в регистр 8 адреса второго внешнего устройства, ЗПРНА — запись в регистр 13 начального адреса; ЗПРНДИ вЂ” запись в регистр 15 начальной-длины массива;

ЗПРЦ вЂ” запись в регистр 17 циклов.

23 11 через элемент ИЛИ 51 на первый интерфейс.

Сброс автомата в исходное состояние происходит после окончания одного цикла передачи информации по первому интерфейсу сигналом СТСХЗА.

Цикл захвата первого интерфейса повторяется после окончания строба

СТСХ3А до тех пор, пока установлен триггер 59. Следует отметить, что в тех случаях, когда архитектура вычислительного комплекса допускает работу устройств в монопольном режиме, сброс автомата может выполняться не после каждого цикла пере. дачи, а после выполнения команды или передачи всего массива. При этом значительно повышается .быстродействие предлагаемого устройства.

Пример конкретного технического решения узла 18 перезаписи приведен на фиг.8. При формировании отрицательного импульса на выходе Р1 старшей тетрады регистра 16 (т.е. закончена передача массива) происходит ярибавление "1" в регистр 17 циклов.

- Кроме того вырабатываются сигналы разрешения перезаписи регистров 13 и 15 в регистры 14. Таким образом, устройство готово к выполнению следующего цикла передачи массива. узел

18 также обеспечивает разрешение записи в регистры 14 и 16 при загрузке информации в регистры 13 и

15 с выходов блока 4.

Пример технического решения узла

20 записи представлен на фиг.9.После

Этот строб разрешает прием информации с первого интерфейса в соответствующий регистр.

Пример конкретного технического решения узла 21 чтения представлен на фиг.10.

При дешифрации адреса одного из регистров устройства на выходе дешифратора 77 формируется трехразрядный код, управляющий выборкой одного из выходов мультиплексора 19 данных.

Кроме того, после получения устройством управляющих сигналов с линий первого интерфейса узел 21 вырабатывает сигнал разрешения передачи информации. через мультиплексор 19.

Таким образом, устройство, обеспечивает повышение пропускной способности, сокращение затрат машинного времени в процессе ебмена.

1100615. 1100615

1100615 ооь

i, I 300615 фюзи

11006 f 5

1100615

1100615

1100615

1100615 фарид. f0

Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4581/37

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4

Составитель В. Вертлиб

Редактор Л. Веселовская Техред А.Кикемезей Корректор И. Зрдейи