Управляемый делитель частоты с коэффициентом деления @

 

1. УПPABЛЯE ЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ С КОЭФФИЩ1ЕНТОМДЕЛЕНИЯ Hi, содержащий первый управляемый делитель частоты, сигнальный выход которого соединен с входом второго управляемого делителя частоты с коэффициентом деления К, управляющие входы которого соединены с шинами управления , сигнальный вход первого управляемого делителя частоты соединен с входной шиной, а выход второго управляемого делителя частоты с коэффициентом деления К соединен с выходной щиной, отли-чающийся тем, что, с целью упрощения, поразрядные выходы второго управляемого делителя частоты с коэффициентом дек ления К соединены с управляющими входами первого управляемого делителя частоты, коэффициент деления котороSf го выбран равным К+1.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) А з аг>

ОПИСАНИЕ ИЗОБРЕТ

Н ABT0PCHONV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3004347/18- 21 (22) 17 ° 11.80 (46) 30.06.84. Бюл. В 24 (72) В.В.Климов (71) Институт горного дела (53) 621.374.322(088.8) (56) 1. Авторское свидетельство СССР по заявке Р 2882219/18-21, 15.02.80.

2. Авторское свидетельство СССР

ito заявке В 2838573/18-21, 02.11.79 (прототип). (54) (57) 1. YfIPABJIHEMblA ДЕЛИТЕЛЬ к

ЧАСТОТЫ С КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ Е< >

1 содержащий первый управляемый делитель частоты, сигнальный выход которого соединен с входом второго управляемого делителя частоты с коэффициентом деления К, управляющие входы которого соединены с шинами управления, сигнальный вход первого управляемого делителя частоты соединен с входной шиной, а выход второго управляемого делителя частоты с коэффициентом деления К соединен. с выходной шиной, отличающийся тем, что, с целью упрощения, пораз.рядные выходы второго управляемого делителя частоты с коэффициентом деления К соединены с управляющими входами первого управляемого делителя

С2 частоты, коэффициент деления которого выбран равным К+1.

1100730

2. Делитель частоты по,.п. 1, отличающийся тем, что управляемый делитель частоты с коэффициентом деления К+1 содержит счетные.триггеры, единичный выход каждого из которых подключен к счетному входу последующего счетного триггера, нулевой выход каждого счетного триггера соединен с первым входом соответствующего элемента И-НЕ, вторые входы которых соединены с соответствующими управлякицими входами, выходы элементов И-НЕ подключены к соответствующим входам многовходового элемента И-НЕ, выход которого соединен с входом управления коммутатора импульсов, запоминающего сигнал управ лення, вход коммутации которого соединен с сигнальным входом, первый выход коммутатора импульсов, запоминающего сигнал управления, подключен к счетному входу первого счетного триггера, а второй выход соединен с нулевыми входами всех счетных триггеров и с сигнальным выходом управляемого де" лителя частоты с коэффициентом деления К+1.

Изобретение относится к импульсной технике и может быть использо" вано в автоматике и вычислительной технике.

Известен управляемый делитель час5 тоты (УДЧ) с коэффициентом деления

;к

Ki, содержащий два УДЧ с коэффицнен 1 тами деления К, вычитатель импульса из серии: элементы И, элементы ИЛИ, элемент НЕ и шины управления (1) .

Недостаток известного технического решения заключается в сложности

его схемотехнической реализации.

Наиболее близким к изобретению является УДЧ с коэффициентом делек- 1- ния, содержащий три УДЧ с коэффи-. циентами деления К и счетчики импульсов P) .

Однако и данное техническое решение характеризуется

3. Делитель частоты по п. 2, отличающийся тем, что коммутатор импульсов, запоминающий сигнал управления делителя частоты с коэффициентом деления К+1 содержит первый элемент И-НЕ, выход которого соединен с первыми входами второго и третьего элементов И-НЕ, второй вход второго элемента. И-НЕ соединен с входом управления коммутатора, запоминающего сигнал управления, и через первый инвертор — с первым входом четвертого элемента И-НЕ, второй вход которого подключен к вы ходу третьего элемента И-НЕ и к первому входу первого элемента И-НЕ, второй вход которого соединен с вто рым входом третьего элемента И-НЕ и с выходом второго инвертора, выходы второго и четвертого элементоз -HE подключены к третьим входам соответственно первого и третьего элементов И-НЕ, а вход второго инвертора соединен с входом коммутации коммутатора, запоминающего сигнал управления, первый и второй. выходы которого соединены соответственно с выходами третьего и первого элементов И-НЕ. сложностью его схемотехничес- кой реализации.

Цель изобретения - упрощение уп" равляемого делителя частоты с коэф-

К фициентом делениями i.

Поставленная цель достигается тем что в управляемом делителе час- к таты с коэффициентом деления 5, co- .

t держащем первый управляемый делитель частоты, сигнальный выход которого соединен с входом второго управляемого делителя частоты с коэффициентом деления К, управляющие входы которого соединены с шинами управления сигнальный вход первого управляемого делителя частоты соединен с входной шиной, а выход второго управляемого делителя частоты с коэффициентом деления К соединен с выходной шиной, 1100730

3 поразрядные выходы второго управляе- мого делителя частоты с коэффициентом деления К соед1;пены с управляющими входами первого управляемого делителя,частоты, коэффициент деления которого выбран равным К+1, причем управляемый делитель частоты с коэффициентом деления К+1 содержит счетные триггеры, единичный выход каждого из которых подключен к счетному 10 вхрду последующего счетного триггера, нулевой выход каждого счетного триг гера соединен с первым входом соответствующего элемента И-НЕ, вторые входы которых соединены с соответствующими управляющими входами, выхрды элементов И-НЕ подключены к соответствующим входам многовходового элемента И-НЕ, выход которого соединен с входом управления коммутатора им- 20 пульсов, запоминающего сигнал управления, вход коммутации которого соединен с сигнальным входом, первый выход коммутатора импульсов, запоминающего. сигнал управления, подключен 2s к счетному входу первого счетного триггера, а второй выход соединен с нулевыми входами всех счетных триг.геров и с сигнальным выходом управляемого делителя частоты с коэффици- Зр ентом деления К+1, а коммутатор импульсов, запоминающий сигнал управления, делитель частоты с коэффициентом деления К+1 содержит первый элемент И-HE выход которого соединен

c:первыми входами второго и третьего элементов И-НЕ, второй вход вто1 рого элемента И-НЕ соединен с входом управления коммутатора, запоминакнцего сигнал управления, и через первый инвертор — с первым входом четвертого элемента И-НЕ, второй вход которого подключен к выходу третьего элемента И-НЕ и к первому входу первого элемента И-НЕ, второй 45 вход которого соединен с вторым входом третьего элемента И-НЕ и с .! выходом второго инвертора, выходы второго н четвертого элементов И-НЕ подключены к третьим входам соответственно первого и третьего элементов И-НЕ а вход второго инверЭ тора соединен с входом коммутации коммутатора, запоминающего сигнал управления, первый и второй выходы 55 которого соединены соответственно с. выходами третьего и первого элементов И-НЕ.

На фиг. 1 представлена функциональная схема управляемого делителя к частоты с коэффициентом деления $ i; на фиг. 2 — то же, управляемого делителя частоты с коэ:Яициентом деления К+1; на фиг. 3 — то же, коммутатора импульсов, запоминающего сигнал управления.

Управляемый делитель частоты с

К коэффициентом деления,Е содержит

1 управляемый делитель 1 частоты с коэффициентом деления К, входную шину 2,.шины 3 управления, выходную шину 4 и управляемый делитель 5 частоты с коэффициентом деления К+1, который содержит элементы -HE 6-10, счетные триггеры 11-14, сигнальный вход. .5, сигнальный выход 16, управляющие входы 17, причем коммутатор 18 импульсов, запоминающий сигналы управления, содержит инверторы 19-20, элементы И-НЕ 21-24, вход 25 коммутации, вход 26. управления, первый 27 и второй 28 выходы.

Управляемый делитель частоты с

1 1С коэффициентом деления K i работает

1 следующим образом.

В исходном состоянии на шинах 3 управления задано число К, равное, например, четырем, оба управляемых делителя частоты УДЧ-1 и:УДЧ-5 находятся;в нулевом состоянии. Коэффициент деления УДЧ-I равен четырем, а коэффициент деления УДЧ-5 в исходном состоянии равен единице, так как в УДЧ-1 записано число "0", которое с выходов его разрядов поступает на управляющие входы 17 УДЧ-5.

Первый поданный на входную шину 2 импульс поступает на вход УДЧ-5, проходит на его выход и поступает на вход УДЧ-1, увеличивая в нем число до значения "1". При этом в УДЧ-5 остается число "0", а его коэффициент деления становится равным двум.

Второй импульс с входной шины 2 увеличивает число в УДЧ-5 до значения

"1" а третий импульс сбрасывает

УДЧ-5, проходит на его выход и увеличивает число в УДЧ-l до значения

"2", в результате чего коэффициент деления УДЧ-5 становится равным трем, Четвертый и пятый импульсы с входной шины 2 увеличивают число в УДЧ-5 до значения "2", а шестой импульс сбрасывает УДЧ-5, проходит на его

5 1100730 6 выход и увеличивает число в УДЧ-1 до значения "3", при этом коэффициент,деления УДЧ-5 становится равным четырем. Импульсы с седьмого по девя тый с входной шины 2 увеличивают число в УДЧ-5 до трех, а десятый импульс сбрасывает УДЧ-5 и УДЧ-1 в нулевое состояние и проходит на выходную шину.4. Таким образом, при

К=-4 на выходную шину 4 проходит толь-10 ко каждый десятый импульс из поданных на входную шину 2 импульсов, но .М

Ei =t0, и, следовательно, рассмотрен11 ное устройство является УДЧ с коэф- 15 к фициентом деления i. Аналогично

1 устройство функционирует при различных значениях К.

УДЧ-5 с коэффициентом деления К+1 2О работает следующим образом.

При K=O на его управляющих входах 17, на выходах всех элементов ИНЕ 6-9 присутствует сигнал логической

"!", а на выходе элемента И-HE 10 - 25 сигнал логического "0", который, поступая на вход 26 управления коммутатора 18 (фиг. 3), разрешает прохождение входных импульсов с входа 25 коммутации на выход 28 коммутатора, связанный с сигнальным выходом

УДЧ-16 (фиг. 2). При К 0 на выходе элемента И-НЕ 10 присутствует сигнал логической "1"..При подаче К импульсов на сигнальный вход 15 УДЧ-5 они проходят через инвертор 20 и элемент И-НЕ 22 на выход 27 коммутатора 18 и, поступая на счетный вход триггера 11, устанавливают на УДЧ-5 (фиг ° 2) код числа К. При этом на выходах всех элементов И-НЕ 6-9 устанавливается уровень логической

"1", а на выходе элемента И-HE 10— уровень логического "0". В -результа- . те К+1 импульс через инвертор 20 и элемент И-НЕ 24 проходит.на вы ход 28 коммутатора 18, устанавливая

УДЧ-5 в исходное состояние и формируя на сигнальном его выходе выходной импульс. Следовательно, УДЧ-5 (на фиг. 2) осуществляет деление вхопной частоты на К+1.

Таким образом> изобретение позво-. ляет реализовать управляемый делиК . тель частоты с коэффициентом деления K i при использовании-лишь двух ! 1

УДЧ с коэффициентами деления К и

К+1 что упрощает его схемотехничес? кую реализацию.

27

Составитель В.Выговский

Редактор М.Келемеш Техред Т. Маточка Корректор И.Муска

Заказ 4596/43 Тираж 862 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная, 4