Устройство синхронизации памяти

 

УСТРОЙСТВО СИНХРОНИЗАЦИИ ПАМЯТИ, содержащее дешифратор, группу из Р элементов И, группу из п элементов задержки и блок элементов ИЛИ, группа выходов которого является группой выходов сигналов синхронизации устройства, 1-я ( 1 1,2,...п) группа входов блока элементов ИЛИ соединена с группой выходов i-ro элемента задержки, вход которого соединен с выходом i-ro элемента И группы, первый вход которого соединен с i-м выходом дешифратора , вторые входы элементов И группы соединены с тактовьм входом устройства, отличающееся тем, что, с целью расширения области применения путем обеспечения возможности адаптивного изменения параметров синхросигналов, оно дополнительно содержит реверсивный счетчик , элемент ИЛИ, элемент ИЛИ-НЕ, четыре элемента И-НЕ, два элемента НЕ и элемент И, причем группа входов дешифратора соединена с группой информационных выходов реверсивного счетчика, с группой входов элемента ИЛИ и с группой входов первого элемента И-НЕ, выход которого соеди ,нен с первым входом второго элемента И-НЕ и через первый элемент НЕ с первым входом элемента И, второй вход которого соединен с входом исправности памяти устройства и вторым входом второго элемента И-НЕ, выход которого соединен со счетным суммирующим входом реверсивного i счетчика, счетный вычитающий вход которого соединен с выходом третьего элемента И-НЕ, первый вход которого соединен с входом неисправности памяти устройства, с первым входом четвертого элемента И-НЕ и с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с выходом элемента И, выход элемента ИЛИ-НЕ является выходом индикации конца настройки устройства, второй 00 , вход третьего элемента И-НЕ соединен о с выходом элемента ИЛИ и через втоСП рой элемент НЕ соединен с вторым входом четвертого элемента И-НЕ, выход которого является выходом индикации неисправности памяти устройства , вход установки в ноль реверсивного счетчика является установочным входом устройства.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

G 06 Р 1/04; G 06 F 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР по делАм изОБРетений и ОткРытий (21) 3492925/18-24 (22) 22.09.82 (46) 84. Бюл. N - 25 (72) Д.А. Бруевич, P.M. Воробьев и А.Г. Куликов (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

9 752338, кл. С 06 Р 9/00, 1980, 2. Авторское свидетельство СССР

Ф 746515, кл. G 06 F 9/00, 1980.

3. Папернов A.À. Логические основы ЦВТ. M., "Советское радио, 1972, с, 287, рис. 15 (прототип). (54.)(57) УСТРОЙСТВО СИНХРОНИЗАЦИИ

ЛАМяТИ, содержащее дешифратор, группу из п элементов И, группу из и элементов задержки и блок элементов

ИЛИ, группа выходов которого является группой выходов сигналов синхронизации устройства, -я ( — 1,2,...п) группа входов блока элементов ИЛИ соединена с группой выходов i-го элемента задержки, вход которого соединен с выходом -ro элемента И группы, первый вход которого соединен с 1-м выходом дешифратора, вторые входы элементов И группы соединены с тактовым входом устройства, о т л и ч а ю щ е е с я тем, что,. с целью расширения области применения путем обеспечения возможности адаптивного изменения параметров синхросигналов, оно дополнительно содержит реверсивный счетчик, элемент ИЛИ, элемент ИЛИ-НЕ, четыре элемента И-НЕ, два элемента

НЕ и элемент И, причем группа входов дешифратора соединена с группой информационных выходов реверсивного счетчика, с группой входов элемента

ИЛИ и с группой входов первого элемента И-НЕ, выход которого соеди нен с первым входом второго элемен-,а И-НЕ и через первый элемент НЕ с первым входом элемента И, второй вход которого соединен с входом исправности памяти устройства и вторым входом второго элемента И-НЕ, выход которого соединен со счетным суммирующим входом реверсивного счетчика, счетнь1й вычитающий вход которого соединен с выходом третьего элемента И-НЕ, первый вход которого соединен с входом неисправности памяти устройства, с первым входом четвертого элемента И-HF и с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с выходом элемента И, выход элемента

ИЛ4-НЕ является выходом индикации конца настройки устройства, второй

° вход третьего элемента И-HE соединен с выходом элемента ИЛИ и через второй элемент HE соединен с вторым входом четвертого элемента И-НЕ, выход которого является выходом индикации неисправности памяти устройства, вход установки в ноль реверсивного счетчика является установочным входом устройства.

11

Изобретение относится к цифровой вычислительной технике и может быть использовано для построения унифицированных блоков синхронизации запоминающих устройств.

Известно устройство для управле-ния оперативной памятью, содержащее формирователи синхронизирующих сигналов и сигналов регенерации, триггера конца цикла и режима и двя элемента И-НЕ, причем выход формирователя синхронизирующих сигналов соединен с входом триггера конца цикла, выход которого соединен с первым входом первого элементo-. И-НЕ, второй вход — с первым входом триггера режима, с другим входом триггера конца цикла и с входам устройства, выход первого элемента И-НЕ соединен с вторым входом триггеря. режима, третий вход которого соединен с выходом формирователя сигналов регенерации, выходы триггера режима соединены с входом второго элемента И-НЕ, выход которого соединен входом формирователя синхронизирующих сигналов (1,1.

В данном устройстве временная диаграмма ОЗУ вырабатывается с помощью формирователя сицхронизирующих сигналов. Если устройство управления должно работать с накопителями разных типов, то временная диаграмма рассчитывается из условия нормального функционирования накопителя, имеющего самое низкое быстроцействие.

Поскольку без технологического вмешательства в устройство изменить параметры управляющих сигналов невозможно, то в остальных случаях это приводит к неоправданным потерям в быстродействии.

Известно также устройство для управления полупроводниковой памятью,, содержащее блок ввода-вывода информации и блок регенерации информации, подключенные к блоку управления, элементы И и ИЛИ, генераторы импульсов и блок местнога управления, первый и второй входы которого подключены к соответствующим входам блока ввода-вывода информации, третий и четвертый входы — к выходам блока регенерации информации, выходы блока местного управления соединены с одними входами элементов И, другие входы которых подключены к выходам генераторов импульсов, а выходы через первый элемент

C18nS 2

1П1И вЂ” к входу блока управления, входя> генераторов импульсов соединены с Бьг<одом второго элемента ИЛИ, вхоIJ6> которого поцключены к одному из входам блока ввода-вывода информации и четвертому входу блока местно,О управления.

В этом устройстве временные диаграммы, соответствующие разным типам накопителей, формируются с по>>ощью генераторов, частоты которых

oтличаются цруг от друга:. В зависимости от разрядов адреса, апределяюших номер накопителя с ICQTopbIi производится обмен данными, блок местного управления разрешает прохождение импульсов с соответствующего генератора через элементы И и

ИЛ,"..,я вход блока управления, где формируются упря>зляющие сигналы ОЗУ.

Поскольку скорость Бь>дачи управляющих сигналов определяется частотой тактов>х импульс ов, поступающих на

I„olJ 6JIoKH управления, та каждому тIIIIУ накопителей саатветстБует свая временная диаграмма (2.

Недостатки э".Ого устройства зяклюлаются в том,что накопители яже оцного т- .пя мо-..ут существенна Отличаться го быстродействию из-зя технологических особенностей их производства. Кроме того, их време-Iíûå диаграммы., как правило, меняются при изменении температуры.„ напряже вЂ:ия питания и т.д. Необходимо также уесть разброс параметров элементов самой схемы управления. Па= Toìó для наде>оной работы устройства частота ГpH(рятаря, Определяю;це-"î временную диаграмму соответствующсго накопителя, должна выбираться с достато-".ным запасом при у:.ете всех этих факторов. В резул:- òàò-;å скорость обмена информацией с памятью будет как гравило на 15 — 20 ниже максимально вазмсж IQH при данных условиях. другим недостаткам этага устройства является необходимость у-.ета быстродействия накопителя при формировании кода адреса, что затрудняет эксплуатацию устройства.

Наиболее близким к изобретению по технической сущности является ус-,— ройство, содержamee дешифратор, группу из и элементов И, группу из r элементов задержки и блок элементов

ИЛИ, группа выходов которого является группой выходов синхронизации

1101805 устройства, — я (= 1, 2,..., и) группа входов блока элементов ИЛИ соединена с группой выходов -го элемента задержки, вход которого соединен с выходом 1-го элемента И группы, первый вход которого соединен с i-ым выходом дешифратара, вторые входы элементов И группы соединены с тактовым входом устройства (3 1.

Недостатком известного устройства является низкая область применения, обусловленная отсутствием возможности адаптации к быстродействию разных типов накопителей, или, если применяется один тип накопителя, требуется менять условия его синхронизации.

Цель изобретения — расширение области применения путем обеспечения возможности адаптивного изменения параметров синхросигналов

Поставленная цель достигается тем, что устройство синхронизации памяти, содержащее дешифратор, группу из элементов И, группу из и элементов задержки и блок элементов ИЛИ, группа выходов которого является группой выходов сигналов синхронизации устройства, 1-я (1 = 1, 2,..., и ) группа входов блока элемектов ИЛИ соединена с группой выходов i-ro элемента задержки, вход которого соединен с выходом i-ro элемента И группы, первый вход которого соединен с -м выходом дешифратора, вторые входы элементов И группы соединены с тактовым входом устройства, дополнительно содержит реверсивный счетчик, элемент ИЛИ, элемент ИЛИ-НЕ, четыре элемента И-НЕ, два элемента

HE и элемент И, причем группа входов дешифратора соединена с группой информационных выходов реверсивного счетчика, с группой входов элемента ИЛИ и с группой входов первого элемента И-НЕ, выход которого соединен с первым входом второго элемента И-HE и через первый элемент НЕ с первым входом элемента И, второй вход которого соединен с входом исправности памяти устройства и вторым входом второго элемента И-НЕ, выход которого соединен со счетным суммирующим входом реверсивного счетчика, счетный вычитающий вход которого соединен с выходом третьего элемента И-НЕ, первый вход которого соединен с входом неисправности памяти устройства, с первым входом четвертого элемента И-НЕ и с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с выходом элемен5 та И, выход элемента ИЛИ-HE является выходом индикации конца настройки устройства, второй вход третьего элемента И-НЕ соединен с выходом элемента ИЛИ и через второй элемент

НЕ соединен с вторым входом четвертого элемента И-НЕ, выход которого является выходом индикации неисправности памяти устройства, вход уста15 навки в ноль реверсивна, о счетчика является установочным входом устройства.

На чертеже представлена схема предлагаемого устройства синхронизации памяти.

Устройство содержит дешифратор 1, группу из элемектав И 2, группу из п элемектов 3 задержки, блок элементов ИЛИ 4, реверсивный счетчик 5, четыре элемента И-НЕ б — 9, два элемента HE 10 и 11, элемент П 12, элемент ИЛИ-HE 13 и элемент ИЛИ 14, тактовый вход 15, группу выходов 1б синхронизации, установочный гхад 17, вход 18 исправности памяти, вход

19 кеисправнасти памяти, выход 20 индикации конца настройки, выход 21 индикации неисправности памяти.

Устройство может работать в режимах настройки и рабочем.

В начале режима настройки на установочный вход 17 устройства падается сигнал, обнуляющий реверсивкый счетчик 5, при этом на выходе элемента И-НЕ 8 появляется высокий потенциал, на выходе элемента ИЛИ 14 низкий, а на выходе дешифраторг 1 устанавливается кад, страбирующий элемент И 2. Затем с помощью ЭВУ1 или средств встроенного контроля начинается тестирование накопителя, при этом на вход 15 устройства периодически поступают импульсы запуска, которые через элемент И 2 проходят на вход элемента 3 задержки. Величины задержек последнего расчитываются на наиболее неблагоприятные условия работы ОЗУ, поэтому на выходах

16 элементов ИЛИ 4 формируется последовательность синхронизирующих сигналов, обеспечивающая функционирование накопителя с достаточным запасом по временным параметрам. По окончании тестирования в устройство

i0::805 тельствует о нялкчии В накопителе неисправности пе зависящей =T -его

Вземен!{ОЙ дияГряммы, Если пОПОжи тельный импульс постулает на вход

18., †-:о он проходит -H2ì21{T И-НЕ 6 к

У вЂ”.,:, и->ИВЯЕ > Еп» {к! >> «О-,!аР КИЬ>са P(Б2РСКБНОГО СЧСТЧИКЗ. =. РЕЗУ!{Ьтате чего: —;-а вьсходе элеме-TB И11(!> 1(. =:.о—

ЯБЛЯ2.* СЯ ВЫСОКИЙ ПОТBH HBl! > B. НЯ ВЬ! ходах дешифратора, устанавл{!Ваеткод, стробирующий элемент И 2, Затем вновь па-:икаетс-: т-;=е=стиро{?Ян{ье накопителя, .причем импупьсы запуска прохое{ят Б этом случае через следу ющий =,ле«м{eыт И 2:a вход следующеГО э 12 12«TB заД2Р){(ки. Поскольк> Величкны з ядер>(ci(.-Последне го вь{бирак>т с я и 2 с:(Ол ь ко i>" .2 H !6{{IH{{H ч 2 м )> 1 { p 2>{bI пуще Го э.{>е!.{ента 3, то на выходах 1 с вырао а Гывя ется более сх(атая последо— вательHocT-, синхрон{{зкру{о:цих сигHB лов. Есл{! !{осле завершен{.{я второго тести1зоьа ({я поло)ките Iь>HÜIH импу .Iьс поступает HB в."(од 19,. то -.,H Г::роходит э 12М2НТ И-НК и возвращает счетчик в исходное состояние Оц:овременно с выхода 20 устройства выдав а ется приз Bi(конца нас Tpoèl(è,, 1) слуЧ Яе ПО C T > П:12 Í КЯ П ОЛО ((И T 2Л Ь:-1 О Г 0 и ."! пульса на ьход 18 содержимое ",(=версивного с етчика внозь ув:-. и:ивае{;:аким-; †;::-(.>„ а.з=:-ом, изобретение позВо {яс i и.:;xp.. 6)". IH{!ирОзять ряооту па с плавной адаптациек к ее врезО ме-:HbL i характеристикам, что не и {ело местз в известном устройстве.

ВЫДЯ2TCR ПОЛСЖИТЕЛ :>!{щи И!>{ПЪЛЬС „ IPH ч ем в с л у ч а е и р я В ил ь.:-! О Г О ! p o х О):(д е пия тестB оН поступает ня вхсд !8,, B B сл J IB2 001!а!«ужегп=я Ош.":.-!бкк -. >{а вход 19., 1;сли положительный ;-:(мпульс

ilocTynB2T на Вход 19, то через элемент И-Й"=. 9 oi- БЫДЯPTcR HB. Bblx()H 2 1 как пркзнак неисправности накопи-.:2 {H и через э !емант 1«(ПИ Н1! 3 на. В61ХОЦ

20, ка{с признак конпа настройки, h bi!>,а. {я э з их дв чх с иГнялО в с виде ся на еди;.-{Ицу.

Таким обря с!.. в режиме í:còðoè—

Ки ВР2! (2ЦН«а З 1иа! Р ЯММЯ HBI(Oil>I ЕЛЯ постеле .Но с;::"ь! .. -.С» и,, слецовательнО увелич!{НастcH ? Г(-)b{c Гродейст вне . Прс пе-.-.- зека:; -ивае гс-{ уста«oB—

1,Ой оп I {г>;,", {ьной чл il BHH {х уст{Ив!{и

Вое>.;2! Ной дна{.pас>, !а{, 11.(л{-. Величины раны,::;остаточно большими к обеспе- :ваю-, прав::льнов функционирование

:{акоп{-теля то имеет место успешное охэ{{чс НИР тестирОВяния при форми рсванки Време::=-:ной диаграммы с по .:!Ощью после({него элементя 3 задержки.

8 BTo{ случае Во избежанки nepå,-олнения реверсивного счетчика 5. его суммирую{кий вход блокируется низ-!

О ккм ЛОтенцl{алом . Выходя э 121>{eHTB

Vi-HE 8, а еоложительпь{й импульс, при— шедший lя 18.Д через элементы

И 12 -;= ИЛИ-НГ 13 прохоцит на выход

20 кяк признa. :-: l(ÎHöB нястрОЙки.

Появление -.ризнака конца настройки Hа выходе 0 свидетельствует

O >ОтОВНОСТ{-: ОЗУ К рабатЕ„ И С ЭТОГО

МО{{ентB. ) стpoйстпО пеp2xОди. В рВ бочкй режим. При изменении условий

:{ро{{есса вь,числении может возника; г« кеэбхолимо< :ь в переходе на новую вэеме!{ную е{и-.грамму. Тогда вновь 11:oáxoä. -=;мо -{розестк тестированиее IB)(o Hит(=-лп,. Бо из б ежаник по>тези,;.,Янньп(это можно сделать пос{-ядстВОм считьн)ания Вс2х яче к на копите ля и од{!О){реме н ной их Ilpo Bc p ки с по{{ошь(дополнительных контро, (ьнь{х разо»ППОГ> в кодовом слове .

Пр!1 испопьзовании накопителя - .а дк- l >«? {Ччес ких Япоминающкх микросхемах

ГГ{ЕПИЯЛЬ»61> ЗЯт!З i I ВРЕМени НЯ КОН;—

":. ;!,{ьное счи.«ывание KBK правигo не требует"я, так как В этом случае оно мож= .. быть сс>ьмгщено с режимом реаенерае{ии. 11oc>le завершения контрольного c H- .H" ь:пания

I . в реж)ю12:.-IBcтp()I".KH I{я Бходь! 18 ил--; 19 уст{)ойс:ТB={ поГается положив 2..(=ный Hi>III)) {hc меняю!дий п{:»- реверс:-{нного с:етчика 5. Об ус-.- ..*,овке временной диаграммы, соотв(! c TB лоще{-": новь{м >словия{м ра "o Tb;=, с В де l 2.!ьс Буют Выдячя признака кон ця :-:ас тройк.-{ с выхода 20.

1101805

Заказ 4767/32

Тираж б99 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Составитель Ю. Ланцов

Редактор Н. Бобкова Техред M. Кузьма Корректор В. Синицкая