Вероятностное устройство для решения краевых задач
ВЕРОЯТНОСТНОЕ УСТРОЙСТВО ДЛЯ РЕШЕНИЯ КРАЕВЫХ ЗАДАЧ, содержащее датчик случайных чисел, пусковой вход которого является пусковым входом устройства,блок формирования координат случайных точек обхода области, включающий группу сумматоров , узел задания геометрии области, отличающееся тем, что, с целью повыщения быстродействия и точности, блок формирования координат точек обхода области содержит группу реверсивных счетчиков, группу регистров, элемент И, группу элементов ИЛИ, группу элементов НЕ-И, первую и вторую группы элементов задержки , причем входы числовой информации сумматоров группы соединены с входами числовой информации регистров группы, входы адресной информации сумматоров группы соединены с входами адресной информации регистров группы, выход первого сумматора группы соединен с входом первого элемента задержки первой группы и первым входом элемента И, выход второго сумматора группы соединен с входом второго элемента задержки первой группы и вторым входом элемен-. та И, выходы третьего и четвертого сумматоров группы соединенп с входами соответственно первого и второго элементов задержки второй группы, выходы первого и второго элементов задержки первой группы соединены с первыми входами соответственно первого и второго элементов ИЛИ группы, выход элемента И соединен с вторыми входами первого и второго элементов ИЛИ группы, выход первого элемента задержки второй группы соединен с первым входом четвертого элеменi та ИЛИ группы, с первым счетным входом первого реверсивного счетчи (л ка группы и прямьм входом первого элемента НЕ-И группы, выход второго элемента задержки второй группы сое динен с вторым входом четвертого элемента ИЛИ группы, с перлым счетным входом второго реверсивного счетчика группы и прямым входом второго элемента НЕ-И группы, выход пер вого элемента ИЛИ группы соединен с инверсным входом первого элемен30 та НЕ-И группы, с вторым счетным :о эс входом первого реверсивного счетчика группы и с первым входом третьего элемента ИЛИ группы, выход которого соединен с первым входом пятого элемента ИЛИ группы, выход второго элемента ИЛИ группы соединен с вторым входом третьего элемента ИЛИ группы, вторым счетным входом второго реверсивного счетчика группы и с инверсным входом второго элемента НЕ-И группы, выход четвертого элемента ИЛИ группы соединен с вторым входом пятого элемента ИЛИ группы, выходы первого и
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН (19) (11)
3(би G 06 F 15/36
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К ABTOPCHOMV СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНЯТИЙ (21) 3464562/18-24 (22) 05.07.82 (46) 07.07.84. Бюл. №- 25 (72) Т.И.Билан, В.Д.Самойлов, В.Н.Скорик и А.Е.Степанов (71) Институт проблем моделирования в энергетике AH Украинской ССР (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР
¹ 328475, кл. С 06 G 7/38, 1972.
2. Авторское свидетельство СССР № 767785, кл. G 06 С 7/40, 1978 (прототип). (54) (57) ВЕРОЯТНОСТНОЕ УСТРОЙСТВО
ДЛЯ РЕШЕНИЯ КРАЕВЫХ ЗАДАЧ, содержащее датчик случайных чисел, пусковой вход которого является пусковым входом устройства, блок формирования координат случайных точек обхода области, включающий группу сумматоров, узел задания геометрии области, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и точности, блок формирования координат точек обхода области содержит группу реверсивных счетчиков, группу регистров, элемент И, группу элементов ИЛИ, группу элементов НЕ-И, первую и вторую группы элементов задержки, причем входы числовой информации сумматоров группы соединены с входами числовой информации регистров группы, входы адресной информации сумматоров группы соединены с входами адресной информации регистров группы, выход первого сумматора группы соединен с входом первого элемента задержки первой группы и первым входом элемента И, выход второго сумматора группы соединен с входом второго элемента задержки первой группы и вторым входом элемен-. та И, выходы третьего и четвертого сумматоров группы соединены с входами соответственно первого и второго элементов задержки второй группы, выходы первого и второго элементов задержки первой группы соединены с первыми входами соответственно первого и второго элементов ИЛИ группы, выход элемента И соединен с вторыми входами первого и второго элемен" тов ИЛИ группы, выход первого элемента задержки второй группы соединен с первым входом четвертого элемента ИЛИ группы, с первым счетным входом первого реверсивного счетчика группы и прямым входом первого элемента НЕ-И группы, выход второго элемента задержки второй группы соединен с вторым входам четвертого элемента ИЛИ группы, с первым счетным входом второго реверсивного счетчика группы и прямым входом второго элемента НЕ-И группы, выход первого элемента ИЛИ группы соединен с инверсным входом первого элемента НЕ-И группы, с вторым счетным входом первого реверсивного счетчика группы и с первым входом третьего элемента ИЛИ группы, выход которого соединен с первым входом пятого элемента ИЛИ группы, выход второго элемента ИЛИ группы соединен с вторым входом третьего элемента ИЛИ группы, вторым счетным входом второго реверсивного счетчика группы и с инверсным входом второго элемента HE-И группы, выход четвертого элемента ИЛИ группы соединен с вторым входом пятого элемента ИЛИ группы, выходы первого и
1101838 второго регистров группы соединены с разрядными входами соответственно
1 первого и второго реверсивных счетчиков группы, узел задания геометрии области содержит блок памяти, группу сумматоров, группу регистров, группу умножителей на знак, сдвигавый регистр, счетчик и элемен: НЕ-ИЛИ, причем вход и выход блока памяти соединены соответственно с первыми выходами и входами регистров группы, вторые выходы первого и второго регистров группы соединены с информационными входами соответственно первого и второго умножителей на знак группы, выходы первого и второго умножителей на знак группы соединены соответственно с первым и вторым входами первого сумматора группы, выход которого соединен с первым входом второго сумматора группы, второй выход третьего регистра группы соединен с вторым входом второго сумматора группы, первый выход котарого соединен с вторым входом третьего регистра группы, а второй выход соединен с информационным входом сдвигавого регистра и с прямым и инверсным входами элемента НЕ-ИЛИ, выход элемента НЕ-ИЛИ соединен со счетным входом счетчика, выход которого соединен с вторым управляющим входом блока памяти, выход сдвиговога ре— гистра соединен с входом третьего сумматора группы, узел формирования адреса, включающий блок регистров, счетчик. счетчик-делитель, регистр, дешифратор, триггер, элемент И, элемент НЕ-И, элемент задержки, причем вход и выход счетчика соединены соответственно с первым и вторым адресными входами регистра, первый информационный вход которого соединен с выходом счетчика-делителя, а выход соединен с входом дешифратара, сигнальный выход дешифратора соединен с первым входом элемента И, а информационный выход соединен с информационным входом блока регистров, выход элемента HE-И соединен с вторым входом элемента И, выход которого соединен с единичным входом триггера, выход триггера соединен с входом элемента задержки и управляющим входом блока регистров, выход элемента за— держки соединен с нулевым входом триггера, и узел вычисления вероятностей перехода, включающий блок оперативной памяти, блок постоянной памяти, - блок управления, содержащий элемент памяти, группу регистров, коммутатор, дешифратор, группу триггерон и синхронизатор, первыи выход . которого соединен с входом синхранизации первого регистра группы, а второй выход соединен с входами синхронизации второго и третьего регистров группы и триггеров группы, выходы второго и третьего регистров группы соединены соответственна с первым и вторым информационными входами коммутатора, выход которого соединен с первым входом дешифратара, выход дешифратора соединен с входом первого регистра группы, выход которого соединен с входом элемен",а памяти, выход кодов команд которого соединен с вторым входом деши@ратара, первый управляющий выход элемента памяти соединен с .нулевым вхадол первого триггера группы, нулевой выход катарага соединен с первым управля— ющим входом коммутатора, второй управляющий выход элемента памяти соединен с единичным входом первого триггера группы, третий и четвертый управляющие выходы элемента памяти соединены соответственна с нулевым и единичным входами второго триггера группы, выход которого соединен с вторым управляющим входом коммутатора,и арифметика-логический блок, содержащий сумматор, перв.ю и вторую группы коммутаторов, блок регистров. группу регистров и счетчик„ причем информационный вход первого и первый информационный вход третьего коммутаторов первой группы соединены с первым информационным входом первого регистра группы,.выход первого коммутатора первой группы соединен с первым информационным входом второго кал1мутатара первой группы, I выход которого соединен с первыми информационными входами сумматора и четвертого коммутатора первой группы и информационным входом первого коммутатора второй группы, выход третьего коммутатора первой группы соединен с вторым информационным входам сумматора, информационный выход которого соединен с вторым информационным входом четвертого коммутатора первой группы, выход четвертого коммутатора первой группы соединен с первым входом блока регистров, с входом счетчика, с вторым о информационным входом первого и информационным входом второго регистров группы, выход блока регистров соединен с вторым информационным входом второго коммутатора первой группы и с информационным входом первого коммутатора второй группы, выход которого соединен с первым управляющим входом четвертого коммутатора первой группы, первый сигнальный выход сумматора соединен с первым сигнальным входом второго регистра группы, информационный выход которого соединен с вторым информационным входом третьего и первым информационным входом пятого коммутаторов первой группы, информационный выход первого регистра группы соединен с третьим информационным входом третьего и вгорым информационным входом пятого коммутаторов первой группы, выход счетчика соединен с третьим информационным входом пятого коммутатора первой группы, сигнальный выход первого регистра группы соединен с вторым сигнальным входом второго регистра группы, первый управляющий выход которого соединен с пер-! вым управляющим входом первого коммутатора второй группы, второй управляющий выход второго регистра группы соединен с вторым управляющим входом первого и первым управляющим входом третьего коммутаторов второй группы, выход третьего коммутатора второй группы соединен с первым управляющим входом второго регистра группы, третий управляющий выход которого соединен с первыми управляющими входами второго и четвертого коммутаторов второй группы, выход четвертого коммутатора второй группы соединен с вторым управ яющим входом второго регистра группы, второй сигнальный выход сумматора соединен с третьим управляющим входом первого и вторым управляющим входом третьего коммутатора второй группы, третий
I сигнальный выход сумматора соединен с вторыми управляющими входами второго и четвертого коммутаторов второй группы, выход второго коммутатора второй группы соединен с вторым управляющим входом четвертого коммутатора первой группы, первый, второй и третий управляющие входы блока оперативной памяти узла вычисления вероятностей перехода соединены соот1838 вественно с вторым, третьим и четвертым выходами синхронизатора блока управления узла вычисления вероятностей перехода, четвертый выход синхронизатора блока управления узла вычисления вероятностей перехода соединен с входом синхронизации блока постоянной памяти узла вычисления вероятностей перехода, выход управляющей информации элемента памяти блока управления узла вычисления вероятностей перехода соединен с входами управляющей информации коммутаторов первой и второй групп . су; матора и блока регистров арифметико-логического блока узла вычисления вероятностей перехода, выход пятого комму— татора первой группы арифметика-логического блока узла вычисления вероятностей перехода соединен с входами адресной информации блоков оперативной и постоянной памяти узла вычисления вероятностей перехода и с входом адресной информации первого коммутатора первой группы арифметикологического блока узла вычисления вероятностей перехода, выход четвертого коммутатора первой группы арифметико-логического блока узла вычисления вероятностей перехода соединен с входами числовой информации блоков оперативной и постоянной памяти узла вычисления вероятностей пе-рехода, выход блока оперативной памяти узла вычисления вероятностей перехода и выход управляющей информа— ции блока постоянной памяти узла вычисления вероятностей перехода соединены с входом второго регистра группы блока управления узла вычисления вероятностей перехода, информационный выход блока постоянной памяти узла в,иисления вероятностей перехо— да соединен с информационным входом блока оперативной памяти узла вычисления вероятностей перехода и с первым информационным входом первого регистра группы арифметико-логического блока, первый, второй и третий входы синхронизатора блока управления узла вычисления вероятностей перехода являются соответственно пусковым входом, входом сброса и входом останова устройства, первый вход синхронизатора блока управления узла вычисления вероятностей перехода соединен с пусковым входом датчика случайных чисел, выходы четвертого и пятого коммутаторов первой группы
1101838 арифметико-логического блока узла вычисления вероятностей перехода соединены с входами соответственно числовой и адресной информации датчика случайных чисел, с входами соответственно числовой и адресной информации сумматоров группы блока формирования координат случайных точек обхода области, с входами соответственно числовой и адресной информации сумматоров группы блока формирования координат случайных точек обхода области,, с входами соответственно числовой и адресной информации блока памяти, счетчика и третьего сумматора группы блока задания геометрии области, с входами соответственно числовой и адресной информации счетчика, счетчика-делителя и блока регистров узла формирования адреса, единичный выход первого триггера группы блока управления узла вычисления вероятностей перехода соединен с инверсным входом элемента НЕ-И узла формирования адреса, выход блока регистров узла формирования адреса соединен с первым входом третьего регистра группы блока управления узла вычисления вероятностей перехода, выход триггера узла формирования адреса соединен с входом синхронизации датчика случайных чисел, с тактовыми входами счетчика и сдвигового регистра узла задания геометрии области и с вторым входом третьего регистра группы блока управления узла вычисления вероятностей перехода, управляющий выход датчика случайных чисел
Изобретение относится к вычислительной технике и предназначается как специализированное вычислительное устройство для решения уравнений математической физики, в частнос- 5 ти как приставка к универвальному вычислителю.
Известно устройство для решения
1Î задач математической физики, представляющее собой вероятностную ЭВИ для решения сеточных уравнений. Здесь на аналоговой части — потенциалоскосоединен с управляющим входом блока памяти узла задания геометрии области, выход третьего сумматора группы узла задания геометрии области соединен с управляющими входами первого и второго регистров группы блока формирования координат случайных точек обхода области, с входом счетчика и с первым адресным входом регистра узла формирования адреса, выходы первого и второго элементов НЕ-И группы блока формирования координат случайных точек обхода области соединены со знаковымй входами соответственно первого и второго умножителей на знак группы узла задания геометрии области, выход пятого элемента ИЛИ группы блока формирования координат случайных точек обхода области соединен с прямым входом элемента HE-И узла формирования адреса, первый информационный вход регистра узла формирования адреса является входом установки признака изменения вероятности перехода устройства, информационный выход датчика случайных чисел соединен с информационными входами сумматоров группы блока формирования координат случайных точек обхода области, выходы первого и второго реверсивных счетчиков группы блока формирования координат случайных точек обхода области соединены с входом кода координат вершин случайных траекторий первого коммутатора первой группы арифметика †логическо блока узла вычисления вероятностей перехода. пе — выполняется моделирование случайного блуждания. С помощью устройства регенерации из памяти на мишень потенциалоскопа наносится геометрия области 1) .
Последнее снижает общее быстродействие устройства. Кроме того, в па— мять устройства вводятся координаты всех узлов, их граничные и начальные значения, вероятности переходов, что требует большого объема памяти, который растет при увеличении размеров области, также требует увеличения
11О18ЗВ разрядности регистров. При решении уравнений с переменными коэффициентами необходимо обращаться в память на каждом шаге, что также снижает общее быстродействие устройства.
Наиболее близким к изобретению является гибридный вероятностный комплекс для решения краевых задач, который состоит из современной ЭЦВМ, способной работать в режиме прерыва- Eg ния и связанного с ней через устройство связи аналогового процессора.
Основные функции последнего заключаются в хранения геометрии области в виде фотомаски, интегрирования систе--15 мы стохастических дифференциальных уравнений для построения случайных траекторий, определении характерных моментов времени и текущих координат моделируемого процессора, а также предварительной обработки полученных результатов, ЭЦВМ выполняет функции хранения и усреднения информации, вывод результатов и организацию обмена с аналоговым процессором (2) .
Недостатком известного устройства является ограниченное быстродействие, определяемое спектром сигнала генератора шума, полосой пропускания и постоянной времени отклоняющей системы электронно-лучевой трубки, ско— ростью срабатывания элементов инди— кации положения луча. Кроме того, быстродействие устройства снижается за счет необходимости обращения в
35 память при пересечении границы каждой подобласти и необходимости передачи больших массивов информации из аналоговой части в ЦВМ и обратно перед каждым временным шагом.
Недостатком устройства является также невысокая точность, определяемая разрешающей способ"остью электронно-лучевой трубки, точностью изготовления маски и размером ячеек, на которые разбивается область. Последняя влияет на общее быстродействие устройства.
Целью изобретения является повыи б ействия и точности. шен е ыстрод
П ставленная цель достигается тем, что в устройстве, содержащем датчик случайных чисел, пусковой вход которого является пусковым входом устройст ва блок формирования координат случайных точек обхода облас" и, включающий группу сумматоров, узел задания геометрии области, блок формирования координат точек обхода области содержит группу реверсивных счетчиков, группу регистров, элемент И, группу элементов ИЛИ, группу элементов HE-И, первую и вторую группы элементов задержки, причем входы числовой информации сумматоров группы соединены с входами числовой информации регистров группы, входы адресной информации сумматоров группы соединены с входами адресной информации регистров группы, выход первого сумматора группы соединен с входом первого элемента задержки первой группы и первым входом элемента И, выход второго сумматора группы соединен с входом второго элемента задержки первой группы и вторым входом элемента И, выходы третьего и четвертого сумматоров группы соединены с входами соответственно первого и второго элементов задержки второй группы, выходы первого и второго элементов задержки первой группы соединены с первыми входами соответственно первого и второго элементов ИЛИ группы, выход элемента И соединен с вторыми входами первого и второго элементов ИЛИ группы, выход первого элемента задержки второй группы соединен с первым входом четвертого элемента ИЛИ группы, с первым счетным входом первого реверсивного счетчика группы и прямым входом первого элемента НЕ-И группы, выход второго элемента задержки второй группы соединен с вторым входом четвертого элемента ИЛИ группы, с первым счетным входом второго реверсивного счетчика группы и прямым входом второго элемента НЕ-И группы, выход первого элемента ИЛИ группы соединен с инверсным входом первого элемента НЕ-И группы, с вторым счеTEIbiM входом первого реверсивного счетчика группы и с первым входом третьего элемента ИЛИ группы, выход которого соединен с первым входом пятого элемента ИЛИ группы, выход второго элемента ИЛИ группы соединен с вторым входом третьего элемента ИЛИ группы, вторым счетным входом второго реверсивного счетчика группы и с инверсным входом второго элемента НЕ-И группы, выход четвертого элемента ИЛИ группы соединен с вторым входом пятого элемента ИЛИ группы, выходы первого и второго регистров группы соединены с разрядны1101838 ми входами соответственно первого и второго реверсивных счетчиков группы, узел задания геометрии области содержит блок памяти, группу сумматоров, группу регистров, группу умножи†5 телей на знак, сдвиговый регистр, счетчик и элемент HE-ИЛИ. причем вход и выход блока памя!; соединены соответственно с первыми выходами и входами регистров группы, вторые выходы первого и второго регистров группы соединены с информационными входами соответственно первого и второго умножителей на знак группы, выходы первого и второго умножителей на знак группы соединены соответственно с первым и вторым входами первого сумматора группы, выход которого соединен с первым входом второго сумматора группы, второй выход третьего регистра группы соединен с вторым входом второго сумматора группы, первый выход которого соединен с вторым входом третьего регистра группы, а второй выход соединен с информацион— ным входом .сдвигового регистра и с прямым и инверсным входами элемента НЕ-ИЛИ, выход элемента НЕ-ИЛИ соединен со счетным в::одом счетчика,, выход которого соединен с вторым управ- 30 ляющим входом блока памяти, выход сдвигового регистра соединен с входом третьего сумматора группы, узел формирования адреса, включающий блок регистров, счетчик, счетчик-делитель, !; регистр, дешифратор, триггер, э Ieмент И, элемент HE-И и элемент задержки, причем вход и выход счетчика соединены соответственно с первым н вторым адерсными входами регистра, первый информационный вход которого соединен с выходом сче гч!!ка-делителя, а выход соединен с входом дешифратора, сигнальный выход дешифратора соединен с первым входом элемента И, а информационный выход соединен с информационным входом блока регистра, выход элемента HE-И соединен с вторым входом элемента И, выход которого сое-. динен с единичным входом триггера, выход триггера соединен с входом элемента задержки и управляющим входом блока регистров, выход элемента задержки соединен с нулевым входом тр!!ггера, и узел вычисления вероят5) ностей перехода, включающий блок oIIeративной памяти, блок постоянной памяти, блок управления, содержащий элемент памяти, группу регистров, коммутатор, дешифратор, группу тригге— ров и .синхронизатор, первый выход которого соединен с входом синхронизации первого регистра группы, а второй выход соединен с входами синхронизации второго и третьего регистров группы и триггеров группы, выходы второго и третьего регистров группы соединены соответственно с первым и вторым информационными входами коммутатора, выход которого соединен с первым входом дешифратора, выход дешифратора соединен с входом первого регистра группы, выход которого сое. динен с входол! элемента памяти, выход кодов команд которого соединен с вторым входом дешифратора, первый управляю!Ций выход элемента памяти соединен с нулевым входом первого триггера группы, нулевой выход которого соединен с первым управляющим входом коммутатора, второй управляющий выход элемента памяти соединен с единичным входом первого триггера группы, третий и четвертый управляющие выходы элемента памяти соединены соответственно с нулевым и единичным входами второго триггера группы, выход которого соединен с вторым управляющим в одом коммутатора, и арифметико-логический блок, содержаЩий С мха!ОР ПСРВУЮ И БгОРУЮ IP /Ï— пы коммутаторов, блок регистров, группу регистров и счетчик, причем и.!форь!ационный! вход I. eðâoãо и первый информацион ный вход третьего комму— таторон первой группы соединены с первым информационным входом первого регистра группы, выход первого коммутатора и рвой группы соединен с перэым информационным входом второго коммутатора первой группы, выход которого соединен с первыми информацио!иными входами сумматора и четвертого коммутатора первой группы и с информационным входом лервого коммутатора второй группы, Бь!ход третье—
I О ко! !. 1ута торя первой pуппы соединен с вторым информационным входом сумматора, информационный выход которого соединен с вторым информационным входом четвертого коммутатора пер!!ой группы, выход четвертого коммутатора первой группы соединен с первым входом блока регистров, с входом счетчика, с вторым информационным входом первого и информаци1101838
20
30
40
55 равляющим входом четвертого коммутатора первой группы, первый, второй и третий управляющие входы блока опе ративной памяти узла. вычисления вероятностей перехода соединены соответственно с вторым, третьим и четонным входом второго регистров груп— пы, выход блока регистров соединен с вторым информационным входом второго коммутатора первой группы и с информационным входом первого ком— мутатора второй группы, выход которого соединен с первым управляющим входом четвертого коммутатора первой группы, первый сигнальный выход сумматора соединен,с первым сигнальным входом второго регистра группы, информационный выход которого соединен с вторым информационным входом третьего и первым информационным входом пятого коммутаторов первой группы, информационный выход первого регистра группы соединен с третьим информационным входом третьего и вторым информационным входом пятого коммутаторов первой группы, выход счетчика соединен с третьим информационным входом пятого коммутатора первой группы, сигнальный выход первого регистра группы соединен с вторым сигнальным входом второго регистра группы, первый управляющии выход которого соединен с первым управляющим входом первого коммутатора второй группы, второй управляющий выход второго регистра группы соединен с вторым управляющим входом первого и первым управляющим входом третьего коммутаторов второй группы, выход третьего коммутатора второй группы соединен с первым управляющим входом второго регистра группы, третий управляющий выход которого соединен с первыми управляющими входами второго и четвертого коммутаторов второй группы, выход четвертого коммутатора второй группы соединен с вторым управляющим входом второго регистра группы, второй сигнальный выход сумматора соединен с третьим управляющим входом первого и вторым управляющим входом третьего коммутаторов второй группы, третий сигнальный выход сумматора соединен с вторыми управляющими входами второго и четвертого коммутаторов второй группы, выход второго коммутатора второй группы соединен q вторым упвертными выходами синхронизатора блока управления узла вычисления вероятностей перехода, четвертый выход синхронизатора блока управления узла вычисления вероятностей перехода соединен с входом синхронизации блока постоянной памяти узла вычисления вероятностей перехода, выход управляющей информации элемента памяти блока управления узла вычисления вероятностей перехода соединен с входами управляющей информации коммутаторов первой и второй групп, сумматора и блока регистров арифметикологического блока узла вычисления вероятностей перехода, выход пятого коммутатора первой группы арифметикологического блока узла вычисления вероятностей перехода соединен с входами адресной информации блоков оперативной и постоянной памяти узла вычисления вероятностей перехода и с входом адресной информации первого коммутатора первой группы арифметикологического блока узла вычисления вероятностей перехода, выход четвертого коммутатора первой группы арифметико-логического блока узла вычисления вероятностей перехода соединен с входами числовой информации блоков оперативной и постоянной памяти узла вычисления вероятностей перехода, выход блока оперативной памяти узла вычисления вероятностей перехода и выход управляющей информации блока постоянной памяти узла вычисления вероятностей перехода соединены с входом второго регистра группы блока управления узла вычисления вероятностей перехода, информационный выход блока постоянной памяти узла вычис "ния вероятностей перехода соединен с информационным входом блока оперативной памяти узла вычисления вероятностей перехода и с первым информационным входом первого регистра группы арифметико-логического блока, первый, второй и третий входы синхронизатора блока управления узла вычисления вероятностей перехода являются соответственно пусковым входом„входом сброса и входом останова устройства, первый вход синхрони— затора блока управления узла вычисления вероятностей перехода соединен с пусковым входом датчика случайных чисел, выходы четвертого и пятого коммутаторов первой группы арифмети1 101838
10 ко-логического блока узла вычисления вероятностей перехода соединены с входами соответственно числовой и адресной информации датчика случайных чисел, с входами соответственно числовой и адресной информации сумматоров группы блока формирования координат случайных точ к обхода области, с входами соответственно числовой и адресной информации бло- 10 ка памяти, счетчика и третьего сумматора группы узла задания геометрии области, с входами соответственно числовой и адресной информации счетчика, счетчика-делителя и блока регистра узла формирования адреса, единичный выход первого триггера группы блока управления узла вычисления вероятностей перехода соединен с инверсным входом элемента HE-И узла формирования адреса, выход блока регистров узла формирования адреса соединен с первым входом третьего регистра группы блока управления узла вычисления вероятностей перехода, вы- 25 ход триггера узла формирования адреса соединен с входом синхронизации датчика случайных чисел, с,тактовыми входами счетчика и сдвигового регистра узла задания геометрии области и с вторым входом третьего регистра группы блока управления узла вычисления ьероятностей перехода, управляющий выход датчика случайных чисел соединен с управляющим входом блока памяти узла задания гео метрии области, выход третьего сумматора группы узла задания геометрии области соединен с управляющими Входами первого и второго регистров группы блока формирования координат ,случайных точек обхода области, с входом счетчика и с первым адресным входом регистра узла формирования адреса, выходы первого и второго эле-45 ментов HE-И группы блока формирования координат случайньгх точек обхода области соединены со знаковыми входами соответственно первого и второго умножителей на знак группы узла задания геометрии области, выход пятого элемента ИЛИ группы блока формирования координат случайных точек обхода области соединен с прямым входом элемента HE-И узла формирования адреса, первый информационный вход регистра узла формирования адреса является входом установки признака изменения вероятности перехода устройства, информационный выход датчика случайных чисел соединен с,информационными входами сумматоров группы блока формирования координат случайных точек обхода области, выходы первого и второго реверсивных счетчиков группы блока формирования координат случайных точек обхода области соединены с входом кода координат вершин случайных траекторий первого коммутатора первой группы арифметико-логического блока узла вычисления вероятностей перехода.
На фиг. 1 приведена блох †схе вероятностного устройства, на фиг. 2блок-схема возможной реализации датчика случайных чисел, на фиг. 3 блок-схема блока формирования координат случайных точек обхода области, на фиг. 4 — блок-схема узла задания геометрии области, на фиг. 5 — блоксхема узла формирования адреса, на фиг. б — блок-схема узла вычисления вероятности перехода; на фиг. 7 блок-схема арифметико-логического блока узла вычисления вероятностей перехода, на фиг. 8 — блок †схе блока управления узла вычисления ве— роятности перехода, на фиг. 9 — примеры задания геометрии области, на фиг. 10 — блок-схема алгоритма вероятностного решения краевых задач.
Вероятностное устройство содержит датчик l случайных чисел, блок 2 формирования координат случайных точек обхода области, узел 3 задания геометрии области, чэел 4 формирования адреса, узел 5 вычисления вероятностей перехода, вход 6 установки признака изменения Beðîÿòíoñти перехода, вход 7 останова, вход 8 сброса и пусковой вход 9.
Датчик i случайных чисел имеет счетчик-делитель 10, генератор 11 тактовых импульсов, сумматор 12 по модулю два, сдвиговый регистр 13, группу 14 элементов И, элемент ИЛИ 15, управляющий выход 16, информационный выход 17, пусковой вход 18, вход 19 синхронизации, вход 20 адресной информации и вход 21 числовой информации, Блок ? формирования координат случайных точек обхода области имеет группу 22 сумматоров, первую 23 и вторую 24 группы элементов задерж— ки, элемент И 25, группу элементов ИЛИ 26, группу элементов HE-И 27, 1101838
10
50
1! группу 28 ревергивных счетчиков, группу 29 регистров, информационный вход 30, вход 31 кода положения случайной точки, вход 32 числовой информации, вход 33 адресной информаггии, выход 34 кода координат вершин случайных траекторий, выход 35 кодов приращений абсциссы, выход 36 кодов приращении ординаты и выход 37 останона.
Узел 3 задания геометрии области имеет блок 38 памяти, группу 39 регистров, сдвиговый регистр 40, группу 41 умножителей на знак, счетчик 42, группу 43 сумматоров, элемент HE — 15
ИЛИ 44, управляющий вход 45, вход 46 кодов г1рирашеыи1г абсциссы, вход 47 кодов приращений ординаты, вход 48 синхронизации, вход 49 числовой информации, вход 50 адресной информа- 20 ции и выход 51 кода положения точки блуждания .
Узел 4 формирования адреса имеет счетчик 52, счетчик — делитель 53, регистр 54, дешифратор 55, эле- 25 мент HE-ИЛИ 56, элемент И 57, триггер 58, элемент 59 задержки, блок 60 регистров, вход 61 кода положения случайной точки, вход 62 установки признака изменения вероятности перехода, вход 63 останова, вход 64 адресной информации, вход 65 числовой информации, управляющий вход 66, выход 67 синхронизации и выход 68 кода команды. 35
Узел 5 вычисления вероятностей перехода имеет арифметико-логический блок 69, блок 70 оперативной памяти, блок 71 постоянной памяти, блок 72 управления, блок 73 индикации, 40 вход 74 кода координат вершин случайных траекторий, вход 75 кода команды, вход 76 синхр.. изации, пусковой вход 77, вход 78 сброса, вход 79 останова, выход 80 адресной 45 информации, выход 81 числовой информации и управляющий выход 82.
Лрифметико-логический блок 69 узла 5 вычисления вероятностей перехода имеет сумматор 83, первую 84 и вторую 85 группы коммутаторов, блок 86 регистров, группу 87 регистров, счетчик 88, вход 89 кода координат вершин случайных траекторий, индикагорный вход 90, информационный 55 вход 91 и вход 92 управпяющсй инфор— мации, выход 93 числовой информации и выход 94 адресной информации.
Блок 72 управления узла 5 вычис-. ления вероятностей перехода имеет дешифратор 95, группу 96 триггеров, коммутатор 97, синхронизатор 98, элемент 99 памяти, первый 100, третий 101, четвертый 102, пятый 103, шестой 104, второй 105 входы, первый 106 и второй 107 выходы и груп- 1
1 пу 108 регистров.
Пусковой вход датчика 1 случайных чисел (фиг. 1) соединен с пусковым входом узла 5 вычисления вероятностей перехода и является пусковым входом 9 устройства. Вход останова и вход сброса узла 5 вычислений вероятностей перехода являются соответственно входом 7 останова и входом 8 сброса устройства. ыходы адресной и числовой информации узла 5 вычисления вероятностей перехода соединены с входами соответственно адресной и числовой информации узла 3 задания геометрии области, узла 4 формирования адреса, блока 2 формирования координат случайных точек обхода области, датчика 1 случайных чисел.
Управляю шгй выход узла 5 вьгчисления вероятностей перехода соединен с управляющим входом узла 4 формирования адреса, выход кода команды которого
I соединен с входом кода команды узла 5 вычисления вероятностей перехода, а выход синхронизации соединен с входами синхронизации узла 5 вычисления вероятностей перехода, узла 3 задания геометрии области, датчика 1 случайных чисел. Управляющий выход датчика 1 случайных чисел соединен с управляющим входом узла 3 задания геометрии области, выход кода положения случайной точки которого соединеH с Iõoäàìè кода положения случайной точки узла 4 формирования адреса и блока 2 формирования координат случайных точек обхода области. Выходы кодов приращений абсциссы и ординаты блока 2 соединены с входами кодов приращений соответственно абсциссы и ординаты узла 3 заданий reo— метрии области, а выход останова соединен с входом останова узла 4 формирования адреса, вход установки признака изменения вероятности перехода которого является входом б установки признака изменения вероятности пере— хода устройства. Информационный выход датчика 1 случайных чисел соеди— нен с информационным входом блока 2
1101838 формирования координат случайных точек обхода области, выход кода координат вершин случайных траекторий которого соединен с входом кода координат вершин случайных траекторий 5 узла 5 вычисления вероятностей перехода.
Первый и второй вход: элеменга ИЛИ 15 в датчике 1 случайных чисел (фиг. 2) являются соответственно пусковым входом l8 и входом 19 датчика i, а выход является управляющим выходом 16 датчика 1 и соединен с первым входом генератора 11 тактовых импульсов, выход которого соединен с первым входом сумматора 12 по модулю два и входом счетчика-делителя 10. Выход счетчика-делителя 10 соединен с вторым входом генератора 11 тактовых импульсов и первыми 20 входами элементов И группы 14, вторые входы которых соединены с выходами разрядов сдвигового регистра 13, а выходы являются информационным выходом l7 датчика 1. Выход суммато- 25 ра 12 по модулю два соединен с входом сдвигGBOI регистра 13, первый и второй выходы которого соединены соответственно с вторым и третьим входами сумматора 12 по модулю два. и
Входы адресной и числовой информации счетчика-делителя 10 соединены с вхс дами соответственно адресной и числовой информации сдвигового регистра 13 и являются входами соответственно адресной 20 и числовой 21 информации датчика 1.
Устройство работает следующим образом.
Инициирует работу устройства на- 40 личие пусковых сигналов (вход 9) и сброса (начальная усгановка вход 8) . При этом в узле 5 выполняется программа, зашитая в блоке 71 постоянной памяти, заключающаяся 45 в очистке регистров, сбросе в ноль триггеров и переводе узла 5 в режим ожидания. Параллельно с узлом 5 начинает работу блок 3, в котором по пусковому сигналу на входе 45 содержи- 5G мое основание блока 38 памяти (стековой памяти) переписывается в блок 39 регистров, а на следующем такте из него в умножители на знак группы 41 и второй сумматор группы 43,55
После этого узел 3 также приходит в режим ожидания. Начинается работа датчика 1 случайных чисел при поступленин Йускового сигнала на вход 18, который определяет через элемент ИЛИ 15 наличие единичного сигнала генератора 11 тактовых импульсов.
Приход каждого импульса увеличивает содержимое счетчика-делителя 10 на единицу и обеспечивает сдвиг содержимого сдвигового регистра 13. Через K тактов управляющий сигнал с выхода счетчика-делителя 10 останавливает генератор 11 тактовых импульсов и стробирует вывод содержимо о сдвигового регистра 13 через выходные элементы И группы 14 на выход 17 датчика 1 случайных чисел.
С появлением псевдослучайного двоичного числа на входе 30 блока 2 начинается его работа. В сумматорах группы 22 параллельно происходит вычитание псевдослучайного числа из значений вероятностей перехода, хранящихся в сумматорах, выходами которых являются знаковые разряды. Знак
"минус" может получиться то:ько на одном из выходов, определяя тем ""а— мым направление случайного шага. При появлении единичных сигналои па первых входах реверсивных счетчиков их содержимое увеличивается на единицу, а на B Toph)x — уменьшается на единицу.
Полученные значения координат через выход 34 считываются узлом 5, На выходах приращений координат 35 и 36 единичный сигнал появится, если блуждающая точка перешла из одной точки в другую. Прн наличии единичного сиг— нала на входе 31, свидетельствующем о построении новой случайной траектории и с той жс стартовой точк, содержимое регистров группы 29 за»исывается соответственно в реверсивные счетчики группы 28.
С появлением кодов приращений на входах 46 и 47 возобновляется работа узла 3. Параллельно в умножителях .,а знак группы 41 вычисляются произ— ведения а5х и В у. В первом сумматоре группы 43 формируется приращение невязки 6g — — ай х + Ьау, которое Во втором сумматоре группы 43 складывается с текущим значением»связки. Еод знаков сформируется па П тактов, где
,1 — число сторон многоугольника, аппроксимирующего границу. Коды на входах 46 и 47 сохраняются в течение всех П тактов без изменения, пока не просчитываются все ll значений невязки.
1б
1101838
В соответствии с таблицей на вы- 55 ходе дешифратора 55 формируется код адреса начала программы, записанной в памяти узла 5, который записываетПосле каждого вычисления невязки содержимое счетчика 42 умень7 4 шается на единицу. При обнулении счетчика на выходе последнего появится единичный сигнал, запрещающий запись из блока 38 в блок 39, и содержимое сдвигового регистра 40 переписывается в третий сумматор группы 43. Здесь происходит сравнение кода знаков с полным кодом условия 10 пребывания внутри области. На выходе 51 появляется нулевой код, если. в результате случайного шага траектория не выходит за пределы границы области, и единичный — в противном 15 случае.
Если блуждающая точка остается внутри области, то процесс подсчета невязок и анализа знаков поьторяется при поступлении инициирующего сигнала на вход 45 при новых значениях х и у на входах 46, 47.
При пересечении границы в блоке 38 восстанавливается значение невЯзки Ео в стаРтовой точке. В обо- У5 их случаях восстанавливается значение счетчика 42 после обнуления.
Сигнал с выхода 49 блока 3 задания геометрии области поступает на вход 61 блока 4 формирования адреса. З0
В зависимости от него содержимое счетчика 52 либо остается без изменения, либо увеличивается на единицу, если граница пересечена. На выходе счетчика 52 будет единичный сигнал, 35 если N случайных -траекторий из начальной точки блуждания построено и нуль — в противном случае.
После выполнения случайного шага содержимое счетчика-делителя 53
40 уменьшается на единицу. На выходе счетчика-делителя 53 будет единичный сигнал, если К шагов сделано и нулевой — в противном случае. Если решается стационарное уравнение, то на выходе счетчика — делителя 53 поддерживается постоянный нуль. На входе 62 будет постоянная единица, если коэффициенты решаемого уравнения переменные и постоянный нуль - в противном случае. Таким образом, на регистр 54, а следовательно на вход дешифратора 55, поступают коды, приведенные в таблице. ся в блок 60 регистров. В первом блоке 60 записан посТоянно код операции обращения к блоку 71 постоянной памяти, узла 5, инициирующий микропрограмму выборки команды из памяти.
Содержимое блока 60 поступает на выход 68 блока 4 при налички единичного сигнала на выходе триггера 58, который переводится в единичное состояние при наличии обращения к узлу 5 от блока 2, разрешении обращения от блока 5 (ноль на входе 66) при единичном сигнале на первом выходе дешифратора 55. Выход триггера 58 является также выходом 67 узла 4. Он является сигналом, стробирующим запись кода команды в узел 5 и возобновляет работу последнего.
На следующем такте (через элемент 59 задержки) триггер 58 сбрасывается.
Код команды по входу 105 блока 72 записывается в третий регистр группы 108 и ч.рез коммутатор 97 (при единичном управляющем сигнале) с инверсного выхода первого триггера группы 96 поступает на дешифратор 95.
Код команды преобразуется в код входных сигналов (кодов микрокоманд) блока 99 памяти, поступающих на вход последнего через первый регистр группы 108. В соответствии с входным сигналом на ряде вертикальных шин (в соответствии с проиивкой) появляются единичные сигналы (код микроопараций), определяющие работу элементов и узлов блока 69 и поступающие на вход последнего с выхода 107. Адресная часть команд поступает в блок 69 через первый коммутатор первой группы 84.
Первой микрокомандой каждой первой команды программы является микрокоманда начала программы, переводя1 щей первый триггер группы 96 в единичное состояние. Единица на прямом выхода первого триггера 96 (выход 105) запрещает обращение к узлу 5 до конца программы, а нуль на инверсном выходе — прохождения кода команды с второго регистра группы 108 на вход дешифратора 95 через коммутатор 97. Первый триггер группы 96 сбрасывается последней микрокомандой последней команды программы. Каждая команда начинается. с микрокоманды
"Начало команды" (в первой команде программы она является второй). По этой микрокоманде второй триггер
1101838 группы 96 переводится в единичное состояние. Его прямой вход стробирует прохождение команды с третьего регистра группы 108 на вход дешифратора 95 через коммутатор 97. Код
5 команды поступает в третий регистр группы 108 через вход 104 с блока 71 постоянной или 70 опера;:!BHQH памяти блока 5. Второй триггер группы 96 сбрасывается в конце каждой команды 1О микрокомандой "Конец команды". При выполнении команды код каждой следующей микрокоманды формируется в бло" ке 99 памяти автоматически. Поянление единичных управляющих сигналов
"Пуск", "Сброс", "Останов" на входах 101-103 запускают блок 98 синхронизации, обеспечивающий выработку сигналов, тактирующих работу узла 5.
Управляющие сигналы, поступающие g() на вход 92 блока 69, обеспечивают прохождение входных операндов на сумматор 83 через коммутаторы группы 84, регистров г,.уппы 87 через четвертый коммутатор группы 84, выполнение операций сдвига влево в первом и третьем коммутаторах группы 85 и вправо во втором и четвертом коммутаторах группы 85, хранение промежуточных результатов и использование их в качестве операндов в процессе счета н блоке 86 регистров, а также формирование и выдачу адреса элементов датчика 1, блока 2 и узлов 3-5 при пересылке в них информации или адре35 са блока памяти, по которому записана следующая команда н соответствии с программой или числовая информация через пятый коммутатор группы 84, Во избежание ложного срабатывания в коде адреса содержатся флажки, определяющие обращение к блоку 70 оперативной памяти, блоку 71 постоянI
1 (Код N Код < N
I!
Код
Код
0011 9 0110
1011 10 11100
1100
1001
1 0000 3
0010
2 0001 4 0100 ной памяти или элементом д»тчика 1, блока 2, узлов 3 и 4. 1л»жк»ми являются соответственно коды 00, 01 или
11 в младших разрядах. Если в мпадших разрядах код 11, то адресная информация запоминающими устройств»ми игнорирует.
Вывод числовой информации осуществляется с выхода сумматор» 83, где она обрабатын»ется или непосредствен— но с входов 89-91, минуя сумматор, через коммутаторы группы 84. Числовая информация может либо пересыпаться н соответствующие элементы блоков 1—
4, либо выводиться на б.1 як 73 HEUln кации.
По окончании работы узла 5, реализующего программы в соответствии с алгоритмом, приведенном на фиг. 10, возобновляется работа остальных уз— лов. Сигналом, инициирукнцим работу датчика 1 случайных чисел и узла 3, является е, иничный сигнал с выхода триггера 58 блока 4 (выход 67), пос— тупающего на вход 19 датчика 1 случайных чисел. Таким обр»зом, по окончании выполнения программы (сброс первого триггер» группы 96 н блоке 60 регистров узла 4) сформируется новый
{или повторится предыдущий) адрес н зависимости от кода н регистре 54 в соответствии с таблицей, Изложенная организация вычислительного процесса, реализованного н предложенном устройстве, отличается более высоким быстродействием и точностью по сравнению с известным устройством.
Ожидаемый годовой экономический эффект от использования одного образца предложенного устройства при решении задач математической физики составляет около 270 тыс. руб.
1101838
/б
1101838
3101838
1101838
7б
РГ
77
7/
7Ó
1101838
1)01838
1101838
Х2
Фиг. У
1101838
Составитель О. Майоров
Редактор В. Иванова Техред Т. Маточка Корректор О.Тигор
Заказ 4769/33 Тираж 699 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
i"3O35, Москва, Ж-35, Раушская наб., д. 4/5
Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4
