Аналого-цифровой преобразователь

 

1. АНАЛОГО-ЦИФРОВОЙ- ПРЕОБРАЗОВАТЕЛЬ , содержащий цифроаналоговый преобразователь. сравнивающий блок, выполненный в виде последова- .тельно соединенных суммирующего усилителя и компаратора, программирующий блок выполненный в виде последовательно соединенных устройства пуска и блока «нормирования кода, дешифратор и генератор импульсов, выход которого соединен с тактовым входом устройства пуска, управляющий вход которого соединен с выходом компаратора сравниваклцегр блока, а первый , второй и третий выходы блока формирований кода соединены соответственно с входами диЛроаналогового преобразова.теля, дешигЬратора и с первым входом устройства пуска, о тл и ча ю щи йся тем, что, с целью повышения точности, в него .введены нониусный блок, два ключа, резистор и шифратор, причем первый вход и первый выход нониусного блока соединены соответственно с выходом и неинвертирующим входом суммирующего усилителя, второй вход - с выходом цифроаналогового преобразователя -и входом первого ключа, второй выход через резистор-с инвертирукицим входом cyм 1иpyющeгo усилителя , вход шифратора соединен с выходом дешифратора, управляющий выход которого соединен с дополнительным управляющим входом устройства пуска, программирующего блока, первый, второ: и третий выходы шкЛратора соединены с первым, вторым и третьим управляющими входами нониусного блока , четвертый и пятый выходы шил ратора соединены соответственно с управляю1пими входамипервого и второго ключей, выходы которых соединены с входами cy 1миpyюneгo усилителя, а информационный .вход второго ключа соединен с входной щиной .преобразователя . - . 2. Преобразователь по п.1, о т и чающийся. тем, что в нем нониусный блок содержит операцион-ный усилитель с отрицательно.й обрат .ной связью, два весовых резистора, (соединенных первыми выводами с инвертируняцим .входом операционного усилителя , блок выборки и хранения, вход которого соединен с выходом операционного усилителя, и четыре ключа , причем входы первого и второго ключей, выходы которых подключены к первому и второму выходам нониусного блока,соединены соответственно с выходами блока выборки и хра нения и операционного усилителя, выходы третьего и. четвертого ключей, входы которых подключены к первому и второму входам нониусного блока, .соединены соответственно с вторыми выводами весовых резисторов, а управляю1цие входы первого и второго ключей, блока выборки и хранения и третьего ключа и управляющий вход четвертого ключа соединены соответствен .но с первым, вторым и третьим управляющими входами нониусного блока . . 3. Преобразователь по п.1, о т личаю . щийся тем, что в . нем блок формирования кода содер

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН у5И Н 03 К 13/17

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

По 0ЕпАМ ИЗОБРЕТЕНИЙ V ОТНЯТИЙ (21) 3383385/18-.21 (22.) 27.01.82 (46) 07,07.84.. Бюл. 1Ф 25 (72; В.А,Белов и Т.Г,Тетеркина (71) Сибирский физико-технический институт им. В.Д.кузнецова при томском государственном университете им. В,В.Куйбышева (53) 681.325(088.8) (56) 1. "Зарубежная электроника", 1975, Р 1, с. 52- 89.

2. Шляндин В,И. Пифровые измерительные преобразователи и приборы..

1973, с. 207, рис. 4,1.а (прототип). (54)(57) 1„ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ„ содержащий цифроаналоговый преобразователь. сравнивающий блок, выполненный в виде последова.тельно соединенных суммирующего усилителя и компаратора, программирующий блок, выполненный в виде последовательно соединенных устройства пуска и блока ормирования кода, дешифратор и генератор импульсов, выход которого соединен с тактовым входом устройства пуска, управляющий вход которого соединен с выходом ком-. паратора сравнивающего блока, а пер- вый, второй и третий выходы блока формиРований кода соединены соответственно с входами циАроаналогового преобразователя, дешифратора и с первым входом устройства пуска, о т-. л и ч а ю шийся тем, что, с целью повышения точности, в него .введены нониусный блок, два ключа,. резистор и шифратор, причем первый вход и первый выход нониусного блока соединены соответственно с вь|ходом и,неинвертирующим входом суммирующего усилителя, второй вход — с выходом цифроаналогового преобразо- . вателя и входом первого ключа. второй выход через резистор-с инвертирующим входом суммирующего усилите- ля вход шифратора соединен с выхо„„SU„„1102033 А

I дом дешифратора, управляющий выход которого соединен с дополнительным управляющим входом устройства пуска. программирующего блока, первый, второй и третий выходы шифратора соединены с первым, вторым и третьим управляющими входами нониусного блока, четвертый и пятый выходы шифра тора соединены соответственно с уп- равляющими входами первого и .второго ключей, выходы которых ооединены с входами суммирующего усилителя, а информационный .вход второго ключа соединен с входной шиной,преобразователя.

2. Преобразователь по п.1, о т л и ч а ю шийся . тем, что в нем 9 нониусный блок содержит операцион- ный усилитель с отрицательной обрат,ной связью, два весовых резистора,: соединенных первыми выводами с ин- Си вертирующим входом операционного уси° с лителя, блок выборки и хранения, вход которого соединен с выходом операционного усилителя, и четыре ключа, причем входы первого и второго ключей, выходы которых подключены к первому и второму выходам наниусного блока, соединены соответственно с выходами блока выборки и zpaнения и операционного усилителя, вы- АР ходы третьего и четвертого ключей, входы которых подключены к первому и второму входам нониусного блока, соединены соответственно с вторыми выводами весовых резисторов, а управляющие входы первого и второго ключей, блока выборки и хранения и файв третьего ключа и управляющий вход четвертого ключа соединены соответственно с первым,.вторым и третьим управляющими входами нониусного блока.

3.. Преобразователь по п.1, о т— л и ч а ю шийся тем, что в нем блок формирования кода содер1102033 жит сдвигающий регистр; запоминающий регистр ° элементы ИЛИ. входы которых поразрядно соединены с инФормационными выходами сдвигающего и запоминающего регистров соответственно, а выходы — с входами запоминающего регистра, два выходных запоминающих регистра, информационные входы которых попарно соединены с выходами запоминающего регистра, а тактовый вход первого из них соединен с информационным входом сдвигающего регистра, три элемента совпадений. первые входы которых соединены с тактовым вхопом спвигRMщего регистра, второй вход первого элемента совпадения соединен с (где i =0,1,2.. .,1) выходом сдвигающего регистра, вторые входы второго и третьего элементов совпадений соединены с выходом последнего разряда сдвигающего регистра, а выходы — соответственно с входом установки в нулевое состояние запоминающего регистра и тактовым входом первого выходного запоминающего регистра, и тактовым входом второго выходного запоминающего регистра, и три триггера, входы установки в единичное состояние первого и второго из которых соединены с нулевым выходом сдвигающего регистра. второй вход установки в нулевое состояние первого триггера соединен с первым информационным выходом сдвигающего регистра, счетный вход второго триггера соединен с выходом третьего элемента совпадения, а выход — с входом режима работы сдвигающего регистра, счетный вход третьего триггера соединен с выходом по.следнего разряда сдвигающего регистра, а выходы — соответственно с третьими входами второго и третьего элементов совпадений, при этом выходы элементов ИЛИ соединены с первым входом блока формирования кода, второй выход которого соединен с первыми входами триггеров, второй вы1

Изобретение относится к автоматике, телемеханике и вычислительной технике и может быть использовано в различных информационных измерительных системах с преобразованием аналоговой инФормации в дискретную.

Известны аналого-циФровые преобразователи поразрядного кодирования, содержащие в цепи обратной связи 1g циФроаналоговый преобразователь (1 . ход первого триггера соединен с третьим выходом. блока Формирования кода, выходы первого и второго выходных запоминающих регистров соединены с инФормационными выходными шинами, а первые входы установки в нулевое состояние триггеров, тактовые входы сдвигающего и запоминающего регистров соединены соответственно с первым, вторым и третьим входами блока

Формирования кода.

4. Преобразователь по п.1, о т л и ч а ю шийся тем. что в нем устройство пуска содержит Формирователь импульсов, три элемента совпадений, первые входы которых соединены с выходом формирователя импульсов, а второй вход второго элемента совпадения соединен с вторым входом третьего элемента совпадения, первый триггер, счетный вход которого, соединен с выходом Формирователя импульсов, а выходы соединены с вторыми входами первого и второго элементов совпадений, и второй триггер, счетный вход которого соединен с выходом третьего элемента совпадения, а выходы соединены соответственно с управляющим входом Формирователя импульсов и входом установки нуля первого триггера, при этом вход Формирователя импульсов соединен с тактовым входом устройства пуска, третий и четвертый входы второго элемента совпадения соединены соответственно с управляющим и первым входами устройства пуска, третий вход третьего элемента совпадения соединен с дополни- тельным управляющим входом устройства пуска, выходы первого и второго элементов совпадений соединены соответственно с первым и вторым выходами устройства пуска, выход второго триггера соединен с третьим выходом устройства пуска, а вход установки единицы второго триггера и выход третьего элемента совпадения соединены соответственно с шинами

"Пуск" и "Конец преобразования".

Погрешность квантования по уровню в них определяется числом разрядов циФроаналогового преобразователя, который является сложным элек-. тронным устройством, состоящим из большого числа различных компонентов и схемных элементов. Таким образом, уменьшение погрешности квантования по уровню приводит к увеличению числа разрядов циФроаналогового поеобразователя. т.е. к его усложнению, а

1102033 следовательно. и к усложнению всего аналого-цифрового преобразователя в целом.

Известен аналого-цифровой преоб- разователь, содержащий цифроаналоговый преобразователь, сравнивающий блок, выполненный в виде Последовательно соединенных суммирующего усилителя и компаратора, программирующий блок, выполненный в виде последовательно соединенных устройства пуска и блока формирования кода, дешиФратор и генератор импульсов, выход которого соединен с тактовым входом устройства пуска, управляющий вход которого соединен с выходом компаратора сравнивающего блока, а первый, второй и третий вь|ходы блока Формирования кода соединены соответственно со входами цифроаналогового преобразователя, дешифратора и с первым входом устройства пуска 523.

Недостатком этого преобразователя является то, что уменьшение погреш|ности квантования по уровню достигается путем увеличения числа разрядов цифроаналогового преобразователя, ;т.е. путем усложнения как цифроаналогового преобразователя, так и всего устройства в целом, а также пониженная точность преобразования за счет дрейфа нуля суммирующего усилителя. цель изобретения — повышение точности, Поставленная цель достигается тем что в аналого-цифровой преобразователь, содержащий цифроаналоговый преобразователь, сравнивающий блок, выполненный в виде последовательно соединенных суммирующего усилителя и компаратора, программирующий блок, выполненный в виде последовательно соединенных устройства-пуска и блока формирования кода, дешифратор и гене ратор импульсов, выход которого соединен с тактовым входом устройства .пуска, управляющий вход которого соединен с выходом компаратора сравнивающего блока, а первый, второй и третий выхсды блока Формирования кода соединены соответственно с входами цифроаналогового преобразователя, дешифратора и с первым входом устройства пуска, введены нониусный блок,.два ключа, резистор и шифратор причем первый вход и первый выход нониусного блока соединены соответственно с выходом и неинвертирующим входом суммирующего усилителя, второй вход - с выходом цифроаналогового преобразователя и входом первого ключа, второй выход через резисторс инвертирующим входом суммирующего усилителя, вход шифратора соединен с выходом дешифратора, управляющий выход которого соединен с дополнительным управляющим входом устройства пуска программирующего блока. первый, второй и третий выходы шифратора соединены с первым, вторым и третьим управляющими входами нониусного блока, четвертый и пятый выходы шифратора соединены соответственно с управляющими входами первого и второго ключей, выходы которых соединены с входами суммирующего усилите- . ля, а инФормационный вход второго

10 ключа соединен с входной шиной преобразователя.

Нониусный блок содержит операционный усилитель с отрицательной обратной связью, два весовых резистора„

15 соединенных первыми выводами с инвертирующим входом операционного усилителя, блок выборки и хранения, вход которого соединен с выходом операционного усилителя, и четыре ключа, причем входы первого и второго ключей. выходы которых подключены к первому и второму выходам нониусного блока, соединены соответс;твенно с выходами блока выборки и хранения и операционного усилителя, выходы третьего и четвертого ключей, входы которых подключены к первому и второму входам нониусного блока, соединены соответственно с вторыми выводами весовых резисторов, а управляющие входы первого и второго ключей, блока выборки и хранения и третьего ключа и управляющий вход четвертого ключа соединены соответственно с первым, вторым и третьим управляющими входами-нониусного блока.

Блок Формирования кода содержит сдвигающий регистр, запоминающий регистр, элементы ИЛИ, входы которых

40 поразрядно соединены с информационными выходами сдвигающего и запоминающего регистров соответственно, а выходы — с входами запоминающего регистра, два выходных запоминающих

45 регистра, информационные входы которых попарно соединены с выходами запоминающего регистра, а тактовый вход первого из них соединен с ийФормационным входом сдвигающего регистра, три элемента совпадений, первые входы котрых соединены с тактовым входом сдвигающего регистра, второй вход первого элемента совпадения соединен с i (где =0,1,2,...,1) выходом сдвигающего регистра„ вторые входы второго и третьего элементов совпадений соединены с выходом последнего разряда сдвигающего регистра, а выходы — соответственно.с входом установки в нулевое состоя60 ние запоминающего регистра и тактовым входом первого выходного запоминающего регистра,и тактовым входом второго выходного запоминающего регистра,и три триггера, выходы установки в единичное

Я состояние первого и второго из которых

1102033

6 соединены с нулевым выходом сдвигающего регистра, второй вход установки в нулевое состояние первого триггера соединен с первым информационным выходом сдвигающего регистра, счетный вход второго триггера соединен с выходом третьего элемента совпадения, а выход — с входом режима работы сдвигаю его регистра, счетный вход третьего триггера соединен с выходом последнего разряда сдвигающего регистра, а выходы — соответственно с третьими входами второго и третьего элементов совпадений. при этом выходы элементов ИЛИ соединены с первым входом блока формирования кода, второй выход которого соединен с первыми выходами триггеров, второй выход первого триггера соединен с третьим выходом блока формирования кода, выходы. первого и второго выходных за- 20 помйнающих регистров соединены с йнАормационныгли выходными шинами, а первые входы установки в нулевое со. стояние триггеров, тактовые входы сдвигающего и запоминающего регист- 25 ров соединены соответственно с первым, вторым и третьим входами блока формирования кода.

Устройство пуска содержит формирователь импульсов, три элемента совпа-30 дений, первые входы которых соединены с выходом формирователя импульсов, а второй вход второго элемента совпадения соединен с вторым входом третьего элемента совпадения, пеРвый 35 триггер, счетный вход которого соединен с выходом формирователя импульсов, а выходы соединены с вторыми входами первого и второго элементов совпадений, и второй триггер, счетный вход которого соединен с выходом третьего элемента совпадения, а выходы соединены соответственно с управляющим входом формирователя импульсов и входом установки нуля первого триггера, при этом вход формиро45 вателя импульсов соединен с тактовым входом устройства пуска, третий и четвертый входы второго элемента совпадения соединены соответственно с управляющим и первым входами устройства пуска; третий вход третьего элемента совпадения соединен с дополнительным управляющим входом уст. ройства пуска,,выходы первого и второго элементов совпадений соединены 55 соответственно с первым и вторым выходами устройства пуска, выход второго триггера соединен с третьим выходом устройства пуска, а вход установки единицы второго триггера 60 и выход третьего элемента совпадения соединены соответственно с шинами

"Пуск" и "Конец преобразования".

На Фиг.1 приведена структурная схема устройства; на фиг. 2 — структур 65 ная схема блока формирования кода; на Фиг.3 — схема устройства пуска; на фиг.4 — временные диаграммы.

Устройство содержит сравнивающий блок 1, состоящий из суммирующего усилителя 2 с отрицательной обратной связью, весовых резисторов,3 и 4 и компаратора 5, ключи 6 и 7. выходы которых соединены с весовыми резисторами 3 и 4,резистор 8, нониусный блок

9, состоящий из операционного усилителя.10 с отрицательной обратной связью, весовых резисторов 11 и 12, соединенных с инвертирующим входом операционного усилителя 10 блока 13 выборки и хранения, четырех ключей

14 — 17, двух входных шин 18 и 19, первая из которых соединена с выходом суммирующего усилителя 2, двух выходных шин 20 и 21, первая из которых соединена с неинвертирующим входом, а вторая через резистор Я с инвертирующим входом суммирующего усилителя 2, и трех управляющих шин 22 — 24, первая из которых сое- . динена с управляющими входами ключей 14 и 15, вторая соединена с управляющими входами блока 13 выборки и хранения и ключа 16, а третья соединена с управляющим входом ключа

17, при этом выход операционного уси. лителя 10 соединен с входами блока

13 выборки и хранения и ключа 14, выход которого соединен с выходной шиной 21, вход ключа 15 соединен с выходом блока 13 выборки и хранения. а выход соединен с выходной шиной

20, входы ключей 16 и 17 соединены соответственно с входными шинами 18 и 19, а выходы — с весовыми резисторами 11 и 12, шифратор 25, выходы которого соединены с управляющими шинами 22 — 24 нониусного блока 9 и управляющими входами ключей 6 и 7, цифроаналоговый преобразователь 26, выход которого соединен с входной шиной 19 нониусного блока 9 и входом ключа 7, программирующий блок 27, состоящий из устройства 28 пуска, первый управляющий вход которого соединен с выходом компаратора 5, и блока 29 Формирования кода, два тактовых входа и один управляющий вход которого соединены с выходами устройства 28 пуска, первый выход — с входом цифроаналогового преобразователя 26, третий выход — с вторым управляющим входом устройства 28 пуска, дешифратор 30, входы которого соединены с вторым выходом блока 29 фориирования кода,.а выходы соединены с входами шифратора 25 и управляющим входом устройства 28 пуска, и генератор 31 импульсов, выход которого соединен с входом устройства

28 пуска программирующего блока 27.

1102033

Блок формирования кода (фиг.2) содержит сдвигающий регистр 32, запоминающий регистр 33, блок 34 элементов ИЛИ, входы которых поразрядно соединены с информационными выходами сдвигающего и запоминающего регистров 32 и 33, а выходы соединены с входами запоминающего регистра

33 и цифроаналогового преобразователя 26, выходные запоминающие регистры

35 и 36,:информационные входы которых попарно соединены с выходами запоминающего регистра 33, тактовый вход первого из них соединен с информационным входом сдвигающего регистра 32, а выходы соединены с ин-15 формационными выходными шинами 37 аналого-цифрового преобразователя,, три элемента совпадения 38, 39 и 40, первые входы которых соединены с тактовым входом сдвигающего регистра 20

32, вторбй вход элемента совпадения

38 соединен с 1 выходом сдвигающего регистра 32, вторые входы элементов совпадений 39 и 40 соединены.с выходом последнего разряда сдвигающего регистра 32, а выходы соединены соответственно с входом установки в нулевое состояние запоминающего регистра 33, и с тактовыми входами выходных запоминающих регистров 35 ЗО и 36, и три триггера 41 — 43, входы установки в нулевое состояние которых объединены, входы установки в единичное состояние триггеров 41 и

42 объединены и соединены с нулевым 35 выходом сдвигающего.регистра 32, второй вход установки в нулевое состояние триггера 41 соединен с первым информационным выходом сдвигающего регистра, счетный вход триггера 40

42 соединен с выходом элемента 40 совпадения, а выход соединен с входом режима работы сдвигающего регист ра 32, счетный вход триггера 43 соединен с выходом последнего разряда .двигающего регистра 32, а выходы оединены с третьими входами элеентов 39 и 40 совпадений, при этом

ыходы триггеров 41 — 43 соединены

: входами дешифратора 30.

Устройство пуска (фиг.3) содержит Формирователь 44.импульсов, вход которого соединен с выходом генератора 31 импульсов, три элемента совпадения .45 — 47, первые входы которых соединены с выходом формирователя

44 импульсов, второй вход элемента

46 совпадения соединен с вторым входом элемента 47 совпадения, триггер

48, счетный вход которого соединен с выходом формирователя 44 импульсов,60 а выходы соединены с вторыми входами элементов 45 и 46 совпадений, и триггер 49, счетный вход которого соединен с выходом элемента 47 совпадения, а выходы — с управляющим входом 65

Формирователя 44 импульсов и с входами установки нуля триггеров 41

43 и 48, при этом третий и четвертый входы элемент, 46 совпадения соединены соответственно с выходом компаратора 5 и вторым выходом триггера

41, третий вход элемента 47 совпадения соединен с отдельным выходом дешифратора 30, выходы элементов 45 и 46 совпадений соединены соответственно с тактовыми -входами сдвигающего регистра 32 и запоминающего регистра 33, вход установки единицы триггера 49 соединен с шиной "Пуск"

50, а выход элемента 47 совпадения соединен с выходной шиной "Конец преобразования" 51.

Устройство работает следующим образом.

В исходном состоянии формирователь 44 импульсов закрыт, триггеры

41 — 43, 48 и 49 находятся в нулевом состоянии, ключи 6,7, 14-17 закрыты, сдвигающий регистр 32 находится в режиме "Запись" ° Выходной аналоговый сигнал поступает на вход ключа 6. При поступлении на шину 50 сигнала "Пуск" триггер 49 переходит в единичное состояние, открывая тем самым формирователь 44 импульсов и разрешая работу триггеров 41 — 43 и 48 ° Последовательность импульсов с. генератора 31 импульсов через формирователь 44 импульсов начинает поступать на входы элементов 45-47 совпадений и счетный вход триггера 48.

Первый импульс из этой последовательности проходит через элемент 45 совпадения и поступает на тактовый вход сдвигающего регистра 32. По заднему фронту импульса триггер 48 переходит в единичное rîñòîÿíèå, подготавливая тем самым прохождение следующего импульса через элемент 46 совпадения, а в младший разряд сдвигающего регистра 32 записывается единица, в остальные же разряды записываются нули. (Подключение информационного входа младшего разряда к шине питания, а информационных входов остальных разрядов к нулевой шине на фиг.2 не показано ). При этом триггеры 41 и 42 переходят в единичное состояние. Триггер 42 в единичном состоянии переводит сдвигающий регистр 32 из режима "Запись" в режим "Сдвиг", триггер 41 блокирует работу элемента 46 совпадения,а через дешифратор 30 и .шифратор 25 они открывают ключ 16 и переводят в режим "Выборка" блок 13 выборки и храненни, на котором начинается процесс запоминания напряжения, обусловленного смещениями нулевых уровней операционных усилителей 2 и 10. Второй импульс из последовательности импульсов с генератора 31 импульсов через

1102033

Результат сравнения входной величины и эталонной, поступающей с выхода цифроаналогового преобразователя 26 на вход ключа 7, сформирован° ный сравнивающим блоком 1. в процессе преобразования управляет работой элемента 46 совпадения.При наличии

Разрешающего сигнала с сравнивающего блока 1 на входе элемента 46 совпадения,четный импульс с формирователя 44 импульсов поступает через. элемент 46 совпадения на тактовый вход запоминающего регистра 33. обеспечивая запись кода с выхода блока 34 элемен-.

60 тон ИЛИ в запоминающий РегистР ЗЗ.Так65

1 е ( элементы 45 — 47 совпадения не проходит, так как элемент 45 совпадения заблокирован триггером 48, элемент 46 совпадения — триггером 41, а элемент 47 совпадения — дешийратором 30. По заднему Фронту второго импульса триггер 48 переходит н исходное состояние, подготавливая к работе элемент 45 совпадения. Третий импульс из последовательности импульсов снова поступает через 45 элемент на тактовый нход сдвигающего регистра 32. По заднему фронту, третьего импульса единица из младшего разряда сдвигающего регистра 32 передвигается н следующий разряд. Этот про- 15 цесс продолжается до тех пор. пока единица в сдвигающем регистре 32 не передвинется в разряд, Номер разряда. определяется временем. необходимым для запоминания блоком 13 вы- 20 борки и хранения информации. поступающей на его вход. Очередной импульс элемента 45 совпадения, при наличии единицы в разряде сдвигающего регистра 32, через элемент 38 совпаде- 25 ния поступает на вход установки в . нулевое состояние запоминающего регистра 33. По заднему фронту этого импульса запоминающий регистр 33 переходит в нулевое состояние, а еди- 30 ница в сднигающем регистре 32 сдвигается в +1 Разряд. При этом еди- ница в i+1 Разряде, поступая через блок 34 элементов ИЛИ на Цифроаналоговый преобразонатель 26, включает его старший разряд, одновременно переводит триггер 41 в исходное состояние, обеспечивая тем самым ра6оту элемента. 46 совпадения и через дешифратор 30 и шифратор 25 ocvutecT 40 вляет перевод блока 13 выборки и хранения в режим "Хранение", а также выключение ключа 16 и включение ключей 6,7,14 и 15.

Таким образом, с появлением единицы в +1 разряде сдвигающего регистра 32 начинается первый этап преобразования аналоговой информации, поступающей на вход ключа 6, в цифровую. как входы блока 34 элементов ИЛИ связаны с выходами сдвигающего и запоминающего регистров 32 и 33, управляющих работой пифроаналогового преобразонателя 26, то в процессе преобразования на запоминающем регистре 33 формируется цифроной эквивалент нходной величины. Одновременно в процессе преобразования происходит компенсация смещений нулевых уровней операционных усилителей 2 и 10, так как в блоке 13 выборки и хранения смещение нулевых уровней операционных усилителей 2 и 10 зафиксированы соответственно с обратным и прямым знаком, а выходы блока 13 выборки и хранения и операцнонного усилителя 10 соединены соответственно с неиннертирующим и инвертирующим входами операционного усилителя 2 через ключ 15 и последовательно соединенные ключ .14 и резистор 8. Первый этап преобразования заканчивается при наличии единицы н +К разряде (где К вЂ” число разрядов

s цифроаналоговом преобразователе

26) сдвигающего регистра 32 и поступлении на его тактовый вход .импульса с элемента 45 совпадения, который в этом случае поступает также через элемент 39 совпадения на тактовый вход выходного запоминающего регистра 35 и информационный вход сдвигающего регистра 32. По заднему фронту импульса с элемента 45 совпадения, цифровой код с запоминающего регистра 33 переписывается в выходной запоминающий регистр 35, единица из

l+K разряда сднигающего регистра 32 переписывается в нулевой разряд.

При этом триггеры 41 и 43 переходят в единичное состояние, а триггер 42 остается в единичном состоянии. Состояния триггеров 41-43 через дешифратор 30 и шифратор 25 обеспечивают перевод блока 13. выборки и хранения из режима "Хранение" в режим

"Выборка", выключение ключей 14 и 15 и включение ключа 16. Это позволяет зафиксировать на блоке 13 выборки и хранения наряду со смещением нулевых уровней операционных усилителей

2 и 10 нескомпенсированную разность напряжений между входной величиной и ее найденным цифровым эквивалентом, зафиксированным на запоминающем регистре 33 и преобразованным в аналоговую величину цифроаналоговым преобразователем 26.

В состав нескомпенсированной разности .входит и величина смещения нулевого уровня суммирующего усилиТеля

2, так,как в это время выходные ши-, ны 20 и 21 отключены ключами 14 и 15 от выходов блока 13 выборки и хранения и операционного усилителя 10 и

110203

30 подключенны к нулевой шине (шины питания не показаны).

Таким образом, блоком 13 выборки и хранения запоминаются как нескомпенсированная разность, так и смещение на данный момент времени нулевых уровней операционных усилителей и 10. После окончания процесса запоминания на блоке 13 выборки и хранения, т.е. при наличии единицы в разряде сдвигающего регистра 32 и поступлении импульса с элемента

45 .совпадения, запоминающий регистр

33 переходит в нулевое состояние, единица в сдвигающем регистре 32 переписывается в <+1 разряд, триггер 15

41 устанавливается в нулевое состояние, а состояние триггеров 41-43 через дешифратор 30 и шифратор 25 обеспечивает перевод блока 13 выборки и хранения из режима "Выборка" 2р в режим "Хранение", выключение ключей б и 16 и включение ключей 7.

14, 15 и 17. С этого момента начинается второй этап преобразования, заключающийся в Формировании нониусным блоком, 9 нониусной шкалы для шкалы цифроаналогового преобразователя 26, в сложении с эталонами, формирующими деления нониусной шкалы, нескомпенсированной разности напряжений, полученной в процессе первого этапа преобразования, и в сравнении полученной суммы с эталонами, формирующими деления шкалы цифроаналогового преобразователя 26. Нониусная шкала формируется из шкалы цифроаналогового преобразователя 26 путем умножения значений его эталонов на коэффициент К. Умножение осуществляется на втором этапе преобра зования операционным усилителем 10.

При этоМ эталоны. вырабатываемые цифроаналоговым преобразователем

26, поступают на его вход через ключ

17 и резистор 11. Величина резистора 45

11 выбирается из условия обеспечения умножения операционным усилителем 10 эталонов, поступающих на его вход, на коэффициент К. Коэффициент

К можно выразить через число разрядов используемого цифроаналогового преобразователя.

Если через и обозначить число разрядов, не учитывая знакового, цифроаналогового преобразователя, то величину кванта используемого преобра зователя можно определить как О/2",где

Π— максимальное значение преобразуемого входного напряжения, а преобразователя с удвоенной разрядностью как О/2 Квант нониусной шкалы ра- 6О вен кванту используемого преобразователя, уменьшенному на величину кванта преобразователя с удвоенной .U 0

Разрядностью, т.е, 3, 12

0

С другой стороны „= †„ К Следовательно, — — — = — „K,oòêóäà K=I- —,, т. е.

u u 1 2п 22ï 2п

К всегда меньше единицы. Например. при использовании трехразрядного цифроаналогового преобразователя К равен 7/8. Сложение эталонов нониусной шкалы с некомпенсированной раз- ностью происходит на суммирующем усилителе 2, на который они.поступают соответственно с выхода операционно-, го усилителя 10 через ключ 14 и с выхода блока 13 выборки и хранения через ключ 15. При этом полярности нониусной шкалы и нескомпенсированной разности на выходе блока 13 выборки и хранения должны быть противоположны, так как они поступают на различные входы операционного усилителя 2. Это обеспечивается работой знакового разряда цифроаналогового преобразователя.

Например, при входном сигнале положительной полярности и нулевом уровне, поступающем с цифроаналогового преобразователя 26, на выходе операционного усилителя 2 получается отрицательный уровень сигнала, который через компаратор 5, устройства 28 пуска и блок 29 формирования кода обеспечивает формирование отрицательных эталонов с выхода цифро-. аналогового преобразователя 26. Нескомпенсированная разность в конце первого этапа преобразования окажется при этом отрицательной полярности на выходе операционного усилителя 2 и положительной полярности на выходе 13 блока выборки и хранения.

На втором этапе преобразования при нулевом уровне с цифроаналогового преобразователя 26 на выходе операци. онного усилителя 2 формируется положительный уровень сигнала, так как нескомпенсированная разность положительной полярности с блока 13 выбОрки и хранения поступает на неинвертирующий вход операционного усилителя 2. следовательно, цифроаналоговый преобразователь 26 начинает формировать эталоны положительной полярности, которые поступают на инвертирующий вход операционного усилителя 10 и на выходе его получаем нониусную шкалу отрицательной полярности, Таким образом, в рассмотренном случае на втором этапе преобразования на инвертирующий вход операционного усилителя 2 поступают эталоны положительной полярности -е цифроаналогового преобразователя 26 и эталоны отрицательной полярности с нониусного блока 9, а на неинвертирующий вход нескомпенсированная разность положительной полярности, т.е. происходит сравнение эталона

1102033 цифроаналогового преобразователя

26 с сигналом, являющимся суммой, сформированной из. эталона нониуснай шкалы и нескомпенсированной разности, Одновременно, как и на первом этапе преобразования. происходит компенсация смещения нулевых уровней операционных усилителей 2 и 10, Полный процесс сравнения на втором этапе преобразования аналогичен процессу сравнения н первом этапе преобразования (фиг,4) На фиг.4 б,в и приведен процесс сравнения для трех значений нескомпенсированной разности при использовании трехразрядного, не Считая знакового, цифрааналогово- 15 го преобразователя.

Рассмотрим процесс сравнения для одного значения нескмопенсированной разности, например, приведенного на фиг.46, После первого этапа преабра- 2О зования (фиг.4с был получен кад

101 и нескомпенсираванная разность

d1. На фиr, 4 а, в и г в каждой паре изображенных уровней нижний уровень сформирован нониусным блоком 9. по от,-25 ношению к верхнему, т-.е. получен из верхнего путем умножения его на

К= 7/8. Вертикальной чертой над нижним уровнем показана нескомпенсированная разность, полученная на первом этапе преобразования„ На фиг.4 видно, что для этого значения нест<омпенсированной разности сформировался код 010.

Таким образом, результирующий код равен 101010, Второй этап преобразования заканчивается при наличии единицы в i+K разряде сдвигающего регистра 32 и поступлении импульса с элемента 45 совпадения на его тактовый вход, 40

По заднему фронту импульса элемента 45 совпадения, поступающего также через элемент 40 совпадения на тактовый вход выходного запоминающего регистра 36 и счетный вход 45 триггера 42, цифровой код запоминающего регистра 33 переписывается в выходной запоминающий регистр 36, а сдвигающий регистр 32 и триггеры 42 и 43 переходят в нулевое состояние. 50

Нулевое состояние триггеров 41-43 через дешифратор 30 и шифратор 25 обеспечивает вьпытючение ключей 6, 7, 14 — 17, а через дешифратор 30 подготавливает к работе элемент 47 совпадения. Очередной импульс с

Формирователя 44 импульсов наступает через элемент 47 совпадения на счетный вход триггера 49 и на выходнута шину "Конец преобразования" 51.

По заднему фронту этого импульса триггер 49 перехоцит в нулевое состояние и блокирует работу Формирователя 44 импульсов. На этом преобразование входной величины в цифровую форму заканчивается. Конечный результат хранится в выходных запоминающих регистрах 35 и 36. выходы которых подключены к выходным шинам 37.

Таким образом, в отличие от известных аналого-цийровых преобразователей поразрядного кодирования, предлагаемое устройство позволяет при заданной разрядности цифроаналогового преобразователя уменьшить погрешность квантования по уровню до погрешности, получаемой при использовании цифроаналогового преобразователя с удвоенной разрядностью, т.е, уменьшение погрешности квантования по.уровню происходит в 2" раз, где и — число разрядов, не считая знакового, используемого цифроаналогового преобразования. Одновременно повышается точность преобразования за счет двухкратной, за время преобразования, коррекции дрейфа нуля суммирующего усилителя, которая обеспечивается в процессе преобразования наниусным блокам.

Кроме того. предлагаемое устройство позволяет сократить при использовании его в системах сбора данных время, необходимое на переключение его входа с одного канала на другой, так как это переключение можно произвести в период второго этапа преобразования, когда вход устройства отключен от входа суюлирующего усилителя, что позволяет повысить скорость обработки данных, Предлагаемое устройство может найти широкое применение в различных информационно-измерительных системах с преобразованием аналоговой информации в дискретную, 1 ° 102033

1102033

1102033

Составитель В.Махнанов

Редактор Н.Яцола Техред М.Кузьма Корректор Г.Решетник

Заказ 4782/43 Тираж 862 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Филиал ППП "Патент", г. ужгород, ул. Проектная, 4