Микропроцессорное устройство для цифрового преобразования координат
МИКРОПРОЦЕССОРНОЕ УСТРОЙСТВО ДЛЯ 1ЩФРОВОГО ПРЕОБРАЗОВАНИЯ КООРДИНАТ, содержащее операционный блок и блок памяти шкpoкoмaнд, первая группа выходов которого соединена с группой входов кода операции операционного блока, отличающееся тем, что, с целью .повышения быстродействия, оно дополнительно содержит блок памяти подпрограмм , счетчик, блок дешифраторов, первый блок формирования управляющих сигналов, содержащей дешифратор, четьре триггера, два элемента ИЛИ-НЕ, два элемента ИЛИ, шесть элементов И, элемент И-НЕ, элемент И-ИЛИ, два элемента 2И-ИЛИ-НЕ, элемент 2И-ИЛИ, элемент И-ИЛИ-НЕ и элемент ЗИ-ИЛИ, и второй блок формирования управляющих сигналов, содержащий четьфе мультиплексора, семь триггеров, пять элементов И, два элемента И-НЕ, элемент ИЛИ, элемент 2И-ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем адресньй вход устройства соединен с адресным входом блока памяти подпрограмм, вход разрешения чтения которого соединен с выходом первого триггера первого блока формирования управляюеИБЛЮГЕКД щих сигналов и с первым инверсным входом первого элемента ИЛИ первого блока формирования управляющих сигналов , тактовый вход блока памяти подпрограмм соединен с вькодом первого элемента 2И-ИЛИ-НЕ, первая и вторая группы информационных выходов блока памяти подпрограммсоединены соответственно с группой адресных входов блока памяти микрокоманд и с группой информационных входов младших разрядов Счетчика, информационные входы старших разрядов которого соединены с инверсным выходом дешифратора, первьй и второй инфора (5 маи онные выходы блока памяти подпрограмм соединены соответственно (Л с первым и вторым входами дешифратора , вход разрешения чтения блока памяти микрокоманд соединен с выходом первого элемента ИЛИ-НЕ первого блока формирования управляющих сигналов и с входом синхронизации второго триггера, тактовьй вход блока памяти о j микрокоманд соединен с выходом первого элемента И первого блока форСП IsD мирования управляющих сигналов, первый выход второй группы выходов СО блока памяти микрокоманд соединен с первым и вторым входами элемента ЗИ-ИПИ, второй выход второй группы выходов блока памяти микрокомагад соединен с третьим и четвертым входами элемента ЗИ-ИЛИ, третий выход второй группы выходов блока памяти микрокоманд соединен с первым ин- , версным входом первого элемента И второго блока формирования управляющих сигналов и с прямым входом первого элемента И-НЕ второго блока формирования управляющих сигналов.
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН
„„SU„„i 104523
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTMA (21) 3492466/18-24 (22) 22.09.82 (46) 23.07.84, Бюл . Р 27 (72) Е.Ф.Киселев (53) 68 1.325 (088.8} (56) 1, Авторское свидетельство СССР
N - 547765, кл. G 06 F 7/38.
2. Березенко А.И. и др. Микропроцессорные комплекты повышенного быстродействия ° М., "Радио и связь", 1981, с. 85, рис. 49 Е (прототип) . (54) (57) МИКРОПРОЦЕССОРНОЕ УСТРОЙСТВО ДЛЯ ЦИФРОВОГО ПРЕОБРАЗОВАНИЯ КООРДИНАТ, содержащее операционный блок и блок памяти микрокоманд, первая группа выходов которого соединена с группой входов кода операции операционного блока, о т л ича юще е с я тем, что, с целью повышения быстродействия, оно дополнительно содержит блок памяти подпрограмм, счетчик, блок дешифраторов, первый блок формирования управляющих сигналов, содержащий дешифратор, четыре триггера, два элемента ИЛИ-НЕ, два элемента ИЛИ, шесть элементов И, элемент И-НЕ, элемент И-ИЛИ, два элемента 2И-ИЛИ-НЕ, элемент 2И-ИЛИ, элемент И-ИЛИ-НЕ и элемент ЗИ-ИЛИ, и второй блок формирования управляющих сигналов, содержащий четыре мультиплексора, семь триггеров, пять элементов И, два элемента И-НЕ, элемент ИЛИ, элемент 2И-ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем адресный вход устройства. соединен с адресным входом блока памяти подпрограмм, вход разрешения чтения которого соединен с выходом первого триггера первого блока формирования управляю (д) G 06 F 15/20, G 06 F 7/38 щих сигналов и с первым инверсным входом первого элемента ИЛИ первого блока формирования управляющих сиг ; налов, тактовый вход блока памяти подпрограмм соединен с выходом первого элемента 2И-ИЛИ-НЕ, первая и вторая группы информационных выходов блока памяти подпрограмм соединены соответственно с группой адресных входов блока памяти микрокоманд и с группой информационных входов младших разрядов Счетчика, информа ционные входы старших разрядов которого соединены с инверсным выходом дешифратора, первый и второй информационные выходы блока памяти подпрограмм соединены соответственно с первым и вторым входами дешифратора, вход разрешения чтения блока памяти микрокоманд соединен с выходом первого элемента ИЛИ-НЕ первого блока формирования управляющих сигналов и с входом синхронизации второго триггера, тактовый вход блока памяти микрокоманд соединен с выходом первого элемента И первого блока формирования управляющих сигналов, первый выход второй группы выходов блока памяти микрокоманд соединен первым и вторым входами элемента
ЗИ-ИЛИ, второй выход второй группы выходов блока памяти микрокоманд соединен с третьим и четвертым входами элемента ЗИ-ИЛИ, третий выход второй группы выходов блока памяти микрокоманд соединен с первым инверсным входом первого элемента И второго блока формирования управляющих сигналов и с прямым входом первого элемента И-НЕ второго блока формирования управляющих сигналов, 1104523 четвертый выход второй группы выходов блока памяти микрокоманд соединен с прямым входом второго элемента
И-HE второго блока формирования управляющих сигналов, пятый, шестой и седьмой выходы второй группы выходов блока памяти микрокоманч соединены соответственно с первыми, вторыми и третьими управляющими входами первого, второго и третьего муль-. типлексоров, восьмой выход второй группы выходов блока памяти микрокоманд соединен с первым прямым входом элемента 2И-ИЛИ второго блока формирования управляющих сигналов и с первыми информационными входами второго и третьего мультиплексоров, первый выход первой группы выходов блока памяти микрокоманд соединен с первым входом второго элемента И первого блока формирования управляющих сигналов, счетный вход счетчика соединен с выходом элемента И-ИЛИ, вход записи счетчика соединен с выходом второго элемента
2И-ИЛИ-НЕ, выход переполнения счетчика соединен с информационным входом третьего триггера первого блока формирования управляющих сигналов, группа информационных выходов счетчика соединена с первой группой адресных выходов устройства, первая группа выходов блока памяти микрокоманд соединена с группой входов блока дешифраторов, первый выход которого соединен с входом разрешения данных операционного блока, с первым инверсным входом третьего элемента И второго блока формирования управляющих сигналов, с выходом разрешения обращения к внешней памяти устройства и с вторым входом второго элемента И первого блока формирования управляющих сигналов, второй и третий выходы блока дешифраторов соединены соответственно с первым входом второго элемента
И второго блока формирования управляющих сигналов и с вторым инверсHbB" входoM третьего элемента И второго блока формирования управляющих си. налов, четвертый выход блока дешифраторов соединен с третьим инверсным входом третьего элемента И второго блока формирования управляющих сигналов и с перьым инверсным входом элемента 2И-ИЛИ второго блока формирования управляющих сигналов, пятый выход блока дешифраторов соединен с прямым входом третьего элемента И первого блока формирования управляющих сигналов, шестой выход блока дешифраторов соединен с управляющим входом четвертого мультиплексора и с первым входом элемента И-НЕ первого блока формирования управляющих сигналов, вход запуска устройства соединен с инверсными входами первого и второго элементов 2И-ИЛИ-НЕ, с инверсным входом первого элемента ИЛИ-НЕ, с входом установки в 0" четвертого триггера первого блока формирования управляющих, сигналов, с входом установки в "1" первого триггера первого блока формирования управляющих сигналов и с вторым инверсным входом первого элемента ИЛИ первого блока формирования управляющих сигналов, тактовый вход устройства соединен с прямым входом первого элемента ИЛИ первого блока формирования управляющих сигналов, вход синхронизации операционного блока соединен с выходом первого элемента
ИЛИ первого блока формирования управляющих сигналов,с входом синхронизации третьего триггера первого блока формирования управляющих сигналов, с инверсными входами третьего и четвертого элементов И первого блока формирования управляющих сигналов, с первым инверсным входом первого элемента И первого блока формирования управляющих сигналов, с третьим входом второго элемента И первого блока формирования управляющих сигналов, с вторым инверсным входом первого элемента И второго блока формирования управляющих сигналов, с инверсньп1и входами первого и второго элементов И-НЕ второго блока формирования управляющих сигналов и с входами синхронизации первого, второго, и третьего триггеров второго блока формирования уп— равляющих сигналов, выход управления записью во внешнюю память устройства соепянен с выходом третьего элемента И первого блока формирования управляющих сигналов, выход управления чтением из внешней памяти устройства соединен с выходом элемента И-HE первого блока формирования управляющих сигналов и с входом синхронизации первого
104523
1 триггера первого блока форж;рования управляющих сигналов, вход сдвига вправо операционного блока соединен с выходом первого мультиплексора, с прямым входом третьего элемента И второго блока формирования управляющих сигналов с вторым входом второго элемента И второго блока формирования управляющих сигналов и с инверсным и пятым прямым входами элемента ЗИ-ИЛИ, вход пе.реноса операционного блока соединен с выходом элемента 2И-ИЛИ второго блока формирования управляющих сигналов, вход маскирующей шины операционного блока соединен с выходом третьего элемента И второго блока формирования управляющих сиг налов, вход разрешения адреса операционного блока подключен к шине нулевого потенциала, первый информационный вход группы информационных входов операционного блока соединен с выходом второго мультиплексора, с первым информационным входом первой группы информационных входов четвертого мультиплексора и с первым выходом знаковых разрядов координат круговой развертки устройства, второй информационный вход группы информационных входов операционного блока соединен с выходом третьего мультиплексора, с первым информационным входом второй группы информационных входов четвертого мультиплексора и с вторым выходом знаковых разрядов координат круговой развертки устройства, остальные информационные входы группы информационных входов операционного блока соединены с информационными входами устройства, входы внешней шины операционного блока соединены с адресными выходами операционного блока и с адресными выходами устройства, выход переноса и выход сдвига вправо операционного блока соединены с информационным входом первого триггера второго блока формирования управляющих сигналов, первый информационный выход группы операционного блока соединен с информационным входом второго триггера второго блока формирования управляющих сигналов и с первым выходом знаковых разрядов операнда устройства, второй информационный выход группы информационных входов операционного .блока соединен с информационным входом третьего триггера второго блока формирования управляющих сигналов и с вторым выходом знаковых разрядов операнда устройства, остальные информационные выходы операционного блока соединены с информационными выходами устройства, первый прямой выход дешифратора соединен с информационным входом второго триггера первого блока формирования управляющих сигналов с первьпч и вторым прямыми входами первого элемента
2И-ИЛИ-НЕ, с первым входом первого элемента ИЛИ первого блока формирования управляющих сигналов, с инверсным входом элемента 2И-ИЛИ первого блока формирования управляющих сигналов и с первым прямым входом второго элемента 2И-ИЛИНЕ, второй прямой выход цешифратора соединен с прямым входом первого элемента И второго блока формирования управляющих сигналов, прямой вход первого элемента ИЛИ-НЕ соединен с третьим прямым входом первого элемента 2И-ИЛИ-НЕ, с первым входом элемента И-ИЛИ, с вторым и третьим прямыми входами второго элемента
2И-ИЛИ-HE с выходом четвертого элемента И первого блока формирования управляющих сигналов, с первым входом элемента И-ИЛИ-HE и с вторым входом элемента И-НЕ первого блока формирования управляющих сигналов, выход второго триггера первого блока формирования управляющих сигналов соединен с вторым входом второго элемента ИЛИ-НЕ, с первым прямым входом элемента 2И-ИЛИ первого блока формирования управляющих сигналов и с первым входом второго элемента ИЛИ первого блока формирования управляющих сигналов, четвер. тый прямой вход первого элемента
2И-ИЛИ-НЕ соединен с выходом пятого элемента И первого блока формирования управляющих сигналов и с вторым входом элемента И-ИЛИ-НЕ выход второго элемента ИЛИ-НЕ соединен с вторым прямым входом пятого элемента И пер. вого блока формирования управляющих сигналов, с вторым прямым входом элемента 2И-ИЛИ первого блока фор-, мир ования управляющих сигналов и прямым входом шестого элемента И первого блока формирования управляющих сигналов, третий прямой вход элемента 2И вЂ” ИЛИ первого блока формирования управляющих сигналов соеди1 104 нен с выходом четвертого триггера первого блока формирования управляющих сигналов, с инверсным входом шестого элемента И первого блока формирования управляющих сигналов и с третьим входом элемента И-ИЛИ-НЕ, выход которого соединен с входом син. хронизации четвертого peri ра первого блока формирования управляю- щих сигналов, информационный вход которого соединен с выходом шестого элемента И первого блока формирования управлякнцих сигналов и с вторым входом элемента И-ИЛИ, третий вход которого соединен с выходом второго элемента И. первого блока формирования управляющих сигналов, выход элемента 2И-ИЛИ первого блока формирования управляющих сигналов соединен с инверсным входом пятого элемента И. первого блока формирования, управляющих сигналов, с четвертым прямым входом второго элемента
2И-ИЛИ-HE и с вторым входом второго элемента ИЛИ первого блока формирования управляющих сигналов, выход которого соединен с третьим входом элемента И-HE первого блока формирования управляющих сигналов, выход. третьего триггера первого блока формирования управляющих сигналов, выход элемента ЗИ-ИЛИ соединен с вторым инверсным входом первого элемента И первого блока формирования управляющих сигналов и с прямым входом четвер ого элемента И первого блока формирования управляющих сигналов, выход первого элемента Ивторого блока формирования управляющих сигналов соединен с первыми входами четвертого и пятого элементов И второго блока формирования управляющих сигналов, второй вход четвертого элемента И второго блока формирования управляющих сигналов соединен с выходом первого триггера второго блока формирования управляющих сигналов и с вторым информационным входом второй, группы четвертого мультиплексора, первый выход которого соединен с информационным входом четвертого триггера второго блока формирования управляющих сигналов, вход синхронизации которого соединен с выходом первого элемента И-HE второго блока формирования управляющих сигналов и с входом синхрониза— ции пятого триггера второго блока формирования управляющих сигналов, 523 информационный вход которого соединен с вторый выходом четвертого муль1 типлексора, второй информационный вход первой группы которого соединен с первыми прямым и инверсным информационными входами первого муль типлексора, с вторым информационным входом второго мультиплексора, с выходом второго триггера второго блока формирования управляющих сигналов и с информационным входом шестого триггера второго блока формирования управляющих сигналов, вход синхронизации которого, соединен с выходом второго элемента И-НЕ второго блока формирования управляющих сигналов и с входом синхронизации седьмого триггера второго блока формирования управляющих сигналов, информационный вход которого соединен с выходом третьего триггера второго блока формирования управляющих сигналов и с вторым информационным входом третьего .мультиплексора, третий и четвертый информационные входы которого соединены с третьим информационным входом второго мультиплексора и с выходом элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ, первый вход которого соединен с выходом шестого триггера второго блока формирования управляющих сигналов, с четвертым, пятым и шестым информационными входами второго мультиплексора, с пятым информационным входом третьего мультиплексора и с первым входом элемента ИЛИ второго блока формирования управляющих сигналов, второй вход которого соединен с выходом седьмого триггера второго блока формирования управляющих сигналов, с вторым входом элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ и с седьмым и восьмым информационными входами второго мультиплексора, выход элемента ИЛИ второго блока формирования управляющих сигналов соединен с шестым информационным входом третьего мультиплексора, седьмой и восьмой информационные входы которого подключены к шине нулевого потенциала, выход пятого триггера второго блока формирования упр"-..вляющих сигналов соединен с вторыми прямым и инверсным информационными входами первого мультиплексора и с вторым прямым входом элемента 2ИЛИ-НЕ второго блока формирования управляющих сигналов, третий прямой и второй инверсный входы которого соединены с
1104523
Изобретение относится к вычислительной технике и предназначено для использования в цифровом преобразователе координат (ЦПК) устройства отображения информации (УОИ) метеорологической радиолокационной станции (ИРЛ) и может быть использовано при построении специализированных цифровых вычислителей с программируемой обработкой инфор- 10 мации, программы вычислительных алгоритмов которых реализуются в дроб ной двоичной арифметике на основе программ арифметических операций умножения и деления и программ one- 1S раций функциональных преобразований, выполняемьж с помощью обращения микропроцессорного устройства к внешней памяти.
Основными вычислительными функци- 20 ями ЦПК являются выполнение прямой и обратной операций преобразования координат. Выполнение прямой опера.ции заключается в преобразовании л (n+2) разрядного кода d. и и-раз- 25 рядного кода г в (и+1)-разрядные
A л прямые коды у и х, а обратной операции - в преобразовании прямых или дополнительных (и+1)-разрядных кодов у и х в (и+2)-разрядный код 2 и п- 30 разрядный код r.
f Y I = II(I,f 5jll Ol, f); х(= П(,fcos*f), v = П (М, f sin d f) х= П (И, lñîâ f), 35
N П(М, (51ПЫ();
N„= ll(N, (cos4 f), (e) где Il — функциональный оператор
40 операции умножения, выходом второго элемента И второго блока формирования управлякнцих сигналов, выход четвертого триггера второго блока формирования управляющих сигналов соединен с вторым входом пятого элемента И второго блока формирования управлякяцих сигналов и с третьими прямым и инверсным информационными входами первого мультиплексора, четвертые
Связь между кодом eL и углом о мож. но определить выражениями прямой и инверсный информационные входы которого подключены к шине нулевого потенциала, выходы четвертого и пятого элементов И второ" го блока формирования управляющих сигналов являются соответственно выходом числоимпульсного кода Х круговой развертки устройства и выкодом числоимпульсного кода (круго,вой развертки устройства.
1 гдеЫ1 и Ы;, - разрядные цифры старших разрядов кода ст, о.д, - код приведенного угла
ot; —, разрядная цифра i-ro разряда кода с .др
При выполнении прямой операции разрядные цифры у и хо знаковых рази рядов кодов у и определяются старшими разрядам кода а
О 1 к0 (1 Qkr
Ф а обратной операции разрядные цифры о и с4-„определяются знаковыми разрядами кодов у и х
Г
О" 1 О с -= Q x
В ЦПК ИРЛ прямая операция осуществляется или по обычному алгоритму или по алгоритму круговой развертки выполняемому обычно на основе алгоритма типа
3 110452
Z — параллельный двоичный код
F Ir, (sin с((cos 1),(у),(х));
N — числоимпул ьс вый код
z (N2 N w Ng3
5 с—
Связь между кодом ./=, 2 у, 1-1
1 кодом М> определяется выражением
2=2 М (2= 2 2
10 (71 под первым иэ которых можно понимать операцию преобразования кода М и в код Z, а под вторым — операцию 15 преобразования кода Е в код N» представляющий собой последовательность иэ Nz импульсов. Каждая из операций (7) выполняется эа время
T N (8)
20 где t — период частоты следования
2 импульсов кода И . В ЦПКУОИИРЛдлительность каждого периода формирования круговой развертки составляет
В ЦПК с программируемой обработкой информации целесообразно выполнять обратную операцию по алгоритмур и котором код Л находится по фор муле
2, = e<+(-1) acccg()J1 (р, ц))1(10) п а код r — по формуле
=Д (q, f), 25
35 (1 t) где Д функциональный оператор опе" п п рации деления р íà q в форл п муле (10) и q на f в формуле (11) .
В формулах (10) и (11) коды р, q, f и логическая переменная 6 находятся по формулам
45 р=81wч91х л л
>--81 > ч81 х
Л п п
f = 91 s)r с). v61cosg; (12) 50
8 81 g g, в которых логическая переменная 8
7 определяется выражением
0, пр) foal(l > l
81= (<) =<(l9l-)xl) = (15)
1, при(Я)>)х) з л л
Если обозначить через сС и )э исходные коды операции деления в формуле (10) или (11), то в ЦПК с алгоритмом ((10), (11)) необходимо в (10) выполнять операцию деления по алгоритму типа
)= 82 ° )Д(О,е))Ч62 (1-2 ) (14) а в (11) — по алгоритму типа
) с) = 5 1 Д(с,Ь) ч8 1 (1-2 ), (15) где 8 1 и 6 2 логические переменные определяемые выражениями л
ГО, при 1о.! -)<)1
81 1(() ) ) л
U и е делимое и делитель
Ц И-e< o) ч 81Ь 1 е=81с1 ч 61ф (17) Алгоритм типа (14) и (15) удобно записать обобщенным алгоритмом
В=Е;В„ч Е,, где 8 " логическая переменная, при
8 =0 выполняется алгоритм
Т типа (14), а при 8 = 1 алгоритм типа (15).
Известно арифметическое устройстso (АУ), которое можно использовать
8 ЦПК УОИ МРЛ для выполнения прямой и обратной операций преобразования координат по параллельным кодам исходных координат ) 1 ).
Однако такое АУ имеет низкое быстродействие при выполнении алгоритма круговой развертки, поскольку в нем каждый такт формирования развертки определяется длительностью цикла выполнения прямой операции по параллельным кодам о) и
Наиболее близким по технической сущности к изобретению является микропроцессорное устройство структурной схемы неконвейерной органиэации процессора, содержащее блок микропрограммного управления, блок памяти микрокоманд и операционный блок, вход кода операции которого соединен с первым выходом блока памяти микрокоманд, второй выход которого соединен с входом управления
04523
10
40 (20) 45 50
S 11 адресом следующей микрокоманды блока микропрограммного управления, адресный выход которого соединен с адресным входом блока памяти микрокоманд, вход и выход переноса и сдвига вправо операционного блока соединен соответственно с выходом и входом признака блока микропрограммного управления Г2 ).
Период частоты следования такто вых импульсов обработки информации в известном устройстве составляет
t(}+ t(01 ) 250 нсю гдето; — длительность сигнала Т = 1 (11 и тактового импульса, в течение которой в операционном блоке осуществляется выполнение микрооперации, ,О1>,33п — длительность сигнала Т, =0 тактового импульса, по отри цательному .фронту которого осуществляется занесение результата микрооперации в память операционного блока.
Число микрокоманд, требуемое с учетом микрокоманд подпрограммы операции усечения с округлением разрядного кода в п-разрядный код в известном Микропроцессорном устройстве для выполнения программы умножения или деления, составляет примерно 50. Поэтому в этом устройстве для t = 250 нс, m = 14 (m " разрядность модуля произведения или частного перед выполнением подпрограммы усечения с округлением) и
n = 10 (n — разрядность модуля ре" зультата выполнения программы one рации умножения или деления).Максимальная длительность выполнения программы операции умножения оценивается величиной с Ä Ä Ä=((50-6) +б 14))0,25 мкс
= 32 мкс
I а операции деления — величиной
4 „=(50-12)+12 14 0,25 мкм = (21)
= 51,25 мкс.
С помощью известного микропроцессорного устройства алгоритм круговой развертки (5) можно реализовать на основе выполнения алгоритма типа (4), что обеспечивает частоту следования импульсов кода
N> c периодом
)g 2t„„„= 64 мкс, (22 )
2 прот ММ.про
Недостатком известного микропроцессорного,устройства является низкое быстродействие, обусловл=нное тем, что функции БИУ недостаточно полно реализуют функциональные возможности операционного блока при, выполнении в ЦПК УОИ ИРЛ, например, программы алгоритма круговой развертки, программы алгоритма операции умножения и программы обобщенного алгоритма (18) операции деления.
Цель изобретения — повышение быст родействия устройства.
Поставленная цель достигается тем, что в микропроцессорное устройство для цифрового преобразования координат; содержащее операционный блок и блок памяти микрокоманд первая группа выходов кото" рого соединена с группой входов кода операции операционного блока, введены блок памяти подпрограмм, счетчик, блок дешифраторов, первый блок формирования управляющих сигналов, содержащий дешифратор четыре триггера, два элемента ИЛИ-НЕ, два элемента ИЛИ, шесть, элементов И, элемент И-HE элемент И-ИЛИ, два элемента 2И-ИЛИ-НЕ, элемент 2И-ИЛИ, элемент И-ИЛИ-НЕ и элемент ЗИ-ИЛИ, и второй блок формирования управляющих сигналов, содержащий четыре мультиплексора, семь триггеров, пять элементов И, два элемента
И-НЕ, элемент ИЛИ, элемент 2И-ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем адресный вход устройства соединен с адресным входом блока памяти подпрограмм, вход разрешения чтения которого соединен с выходом первого триггера первого блока формирования управляющих сигналов и с первым инверсным входом первого элемента
ИЛИ первого блока формирования управляющих сигналов, тактовый вход блока памяти подпрограмм соединен с выходом первого элемента
, 2И-ИЛИ-НЕ, первая и вторая группы информационных выходов блока памяти подпрограмм соединены соответственно с группой адресных входов блока памяти микрокоманд и с группой информационных входов мпадших разрядов счетчика, информационные входы старших разрядов которого соединены с инверсным выходом дешифратора, первый и второй информационные выходы блока памяти подпрограмм соединены соответственно с первым и
1104
7 вторым входами дешифратора, вход разрешения чтения блока памяти микрокоманд соединен с выходом первого элемента ИЛИ-НЕ, первого блока формирования управляющих сигналов и с
5 входом синхронизации второго триггера тактовый вход блока памяти микрокоманд соединен с выходом первого элемента И первого блока формирования управляющих сигналов, первый выход второй группы выходов блока памяти микрокоманд соединен с первым и вто-, рым входами элемента ЗИ-HJIH второй выход второй группы выходов блока памяти микрокоманд соединен с третьим и четвертым входами элемента
ЗИ-ИЛИ, третий выход второй группы выходов блока памяти микрокоманд соединен с первым инверсным входом первого элемента И второго блока формирования управляющих сигналов и с прямым входом первого элемента И-HE второго блока формирования управ— ляющих сигналов, четвертый выход второй группы выходов блока памяти микрокоманд соединен с прямым входом второго элемента И-НЕ, второго блока формирования управляющих сигналов, пятый, шестой и седьмой выходы второй группы выходов блока памяти
30 микрокоманд соединены соответственно с первыми, вторыми и третьими управляющими входами первого, второго и третьего мультиплексоров, восьмой выход второй группы выходов блока памяти микрокоманд соединен с первым З5 прямым входом элемента 2И-ИЛИ второго блока формирования управляющих сигналов и с первыми информационными входами второго и третьего мультиплексоров, первый выход первой группы выходов блока памяти микрокоманд соединен с первым входом второго элемента И первого блока формирования управляющих сигналов, счетный вход счетчика соединен с выходом элемента И-ИЛИ, вход записи. счетчика соединен с выходом второго элемента 2И-ИЛИ-НЕ, выход переполнения счетчика соединен с информационным входом третьего триггера первого бло-50 ка формирования управляющих сигналов, группа информационньгх выходов счетчика соединена с первой группой адрес ных выходов устройства, пер вая группа выходов блока памяти микро- 55 команд соединена с группой входов блока дешифраторов, первый выход которого соединен с входом разруше5?3 8 ния данных операционного блока, с первым инверсным входом третьего элемента И второго блока формирования управляющих сигналов, с выходом разрешения обращения к внешней памяти устройства и с вторым входом второго элемента И первого блока формирования управляющих сигналов второй и третий выходы блока дешифраторов соединены соответственно с первым входом второго элемента И второго блока формирования управляющих сигналов и с вторым инверсным входом третьего элемента И второго блока формирования управляющих сигналов, четвертый выход блока дешифраторов соединен с третьим инверсным входом третьего элемента И второго блока формирования управляющих сигналов и с первым инверсным входом элемента 2И-ИЛИ второго блока формирования управляющих сигналов, пятый выход блока дешифраторов соединен с прямым входом третьего элемента И первого блока формирования управляющих сигналов, шестой выход блока дешифраторов соединен с управляющим входом четвертого мультиплексора и с первым входом элемента И-НЕ первого блока формирования управляюигих сигналов, вход запуска устройства соединен с инверсными входами первого и второго элементов 2И-ИЛИ-НЕ, с инверсным входом первого элемента ИЛИ-НЕ, с входом установки в "0" четвертого триггера, первого блока формирования управляющих сигналов, с входом установки в " 1" первого триггера первого блока формирования управляющих сигналов и с вторым инверсным входом первого элемента ИЛИ первого блока формирования управляющих сигналов, тактовый вход устройства соединен с прямым входом первого элемента ИЛИ первого блока формирования управляющих сигналов, вход синхронизации операционного блока соединен с выходом первого элемента ИЛИ первого блока формирования управляющих сигналов, с входом синхронизации третьего триггера первого блока формирова— ния управляющих сигналов, с инверсными входами третьего и четвер— того элементов И первого блока формирования управляющих сиг налов, с первым инверсным входом первого элемента И первого блока формирова9 1104 ния управляющих сигналов, с третьим входом второго элемента И первого блока формирования. управляющих сигМ налов, с вторым инверсным входом первого элемента И второго блока формирования управляющих сигналов, с . инверсными входами первого и второго элементов И-НЕ второго блока формирования управляющих сигналов и с входами синхронизации первого, второго и третьего триггеров второго блока формирования управляющих сигналов, выход управления записью во внешнюю память устройства соединен с выходом третьего элемента И первого
15 блока формирования управляющих сигналов, выход управления чтением из внешней памяти устройства соединен с выходом элемента И-НЕ первого блока формирования управляющих сигналов и с входом синхронизации первого триг20 гера первого блока формирования управляющих сигналов, вход сдвига вправо операционного блока соединен с выходом первого мультиплексора, с
25 прямым входом третьего элемента И второго блока формирования управляющих сигналов с вторым входом второго элемента И второго блока формирования управляющих сигналов и с инверсным и пятым прямым входами элемента ЗИ-ИЛИ, вход переноса операционного блока соединен с выходом элемента 2И-ИЛИ второго блока формирования управляющих сигналов, вход маскирующей шины операционного блока З5 соединен с выходом третьего элемента И второго блока формирования управляющих сигналов, вход разрешения адреса операционного блока подключен к шине нулевого потенциала, 40 первый информационный вход группы информационных входов операционного блока соединен с выходом второго мультиплексора, с первым информационным входом первой группы инфор- 45 мационных входов четвертого мультиплексора и с первым выходом знаковых разрядов координат круговой развертки устройства, второй информационный. вход группы информационных входов 50 операционного блока соединен с вы» ходом третьего мультиплексора, с первым информационным входом второй группы информационных входов четвертого мультиплексора и с вторым 55 выходом знаковых разрядов координат круговой развертки устройства, остальные информационные входы группы
523 io информационных входов операционного блока соединены с информационными входами устройства, входы внешней шины операционного блока соединены с ад— ресными выходами операционного блока и с адресными выходами устройства, выход переноса и выход сдвига вправо операционного блока соединены с информационным входом первого триггера второго блока формирования управляющих сигналов, первый информационный выход группы операционного блока соединен с информационным входом второго триггера второго блока формирования управляющих сигналов и с первым выходом знаковых разрядов операнда устройства, второй информационный выход группы информационных входов операционного блока соединен с информационным входом третьего триггера второго блока формирования управляющих сигналов и с вторым выходом знаковых разрядов операнда устройства, остальные информационные выходы операционного блока соединены с информационными выходами устройства, первый прямой выход дешифратора соединен с информационным входом второго триггера первого блока формирования управляющих сигналов с первым и вторым прямыми входами первого элемента 2И-ИЛИ-НЕ, с первым входом второго элемента ИЛИ первого блока формирования управляющих сигналов, с инверсным входом элемента 2И вЂ И первого блока формирования управляющих сигналов и с первым прямым входом второго элемента 2И-ИЛИНЕ, второй прямой выход дешифратора соединен с прямым входом первого элемента И второго блока формирования управляющих сигналов, прямой вход первого элемента ИЛИ-НЕ соединен с третьим прямым входом первого элемента 2И-ИЛИ-НЕ, с первым входом элемента И-ИЛИ, с вторым и третьим прямыми входами второго элемента
2И вЂ И-НЕ, с выходом четвертого элемента И первого блока формирования управляющих сигналов, с первым входом элемента И-ИЛИ-НЕ и с вторым входом элемента И-НЕ перI вого блока формирования управляющих сигналов, выход второго триггера первого блока формирования управляющих сигналов соединен с вторым входом второго элемента ИЛИ-HE с первым прямым входом элемента
1104523
10
11
2И-ИЛИ первого блока формирования управляющих сигналов и с первым входом второго элемента ИЛИ первого блока формирования управляющих сигналов, четвертый прямой вход первого элемента 2И-ИЛИ-НЕ соединен с выходом пятого элемента И первого блока формирования управляющих сигпалов и вторым входом элемента
И-ИЛИ-HE выход второго элемента
ИЛИ-HE соединен с вторым прямым входом пятого элемента И первого блока формирования управляющих сиг— налов, с вторым прямым входом элемента 2И-ИПИ первого блока формирования управляющих сигналов и прямым входом шестого элемента И первого блока формирования управляющих сигналоВ, третий прямой вход элемента
2И-ИЛИ первого блока формирования управляющих сигналов соединен с выходом четвертого триггера первого блока формирования управляющих сигналов, с инверсным входом шестого элемента И первого блока формирования управляющих сигналов и с третьим входом элемента И-ИЛИ-НЕ, выход которого соединен с входом синхронизации четвертого триггера первого блока формирования управляющих сигналов, информационный вход которого соединен с выходом шестого элемента
И первого блока формирования управляющих сигналов и с вторым входом элемента И-ИЛИ, третий вход которого соединен с выходом второго элемента первого блока формирования управляющих сигналов, выход элемента 2И-ИЛИ первого блока формирования управляющих сигналов соединен с инверсным
40 входом пятого элемента И первого блока формирования управляющих сигналов, с четвертым прямым входом второго элемента 2И-ИЛИ-НЕ и с вторым входом второго элемента ИЛИ первого
45 блока формирования управляющих сигналов, выход которого соединен с третьим входом элемента И-HE первого блока формирование управляющих сигналов, выход третьего триггера пер— вого бл ока фор мир ова ния управляющих сигналов, выход элемента ЗИ-ИЛИ сое— динсн с вторым инверсным входом пер— його элемента И первого блока формирования управляющих сигналов и с прямым входом четвертого элемента И 55 первого блока формирования управляющих сигналов, выход первого элемента И второго блока формирования управляющих сигналов соединен с первыми входами четвертого и пятого элементов И второго блока формирования управляющих сигналов, второй вход четвертого элемента И второго блока формирования управляющих сиг,— налов соединен с выходом первого триггера второго блока формирования управляющих сигналов и с вторым информационным входом второй группы четвертого мультиплексора, первый выход которого соединен с информационным входом четвертоГо триггера второго блока формирования управляющих сигналов, вход синхронизации которого соединен с выхода первого элемента И-НЕ второго блока формирования управляющих сигналов и с входом синхронизации пятого триггера второго блока формирования управляющих сигналов, информационный вход которого соединен с вторым выходом четвертого мультиплексора, второй информационный вход первой группы которого соединен с первыми прямым и инверсным информационными входами первого мультиплексора, с вторым информационным входом второго мультиплексора, с выходом второго триггера второго блока формирования управляющих сигналов и с информационным входом шестого триггера второго блока формирования управляющих сигналов, вход синхронизации которого соединен с выходом второго элемента И-НЕ второго блока формирования управляющих сигналов и с входом синхронизации седьмого триггера второго блока формирования управляющих сигналов, информационный вход которого соеди— нен с выходом третьего триггера второго блока формирования управляющих сигналов и с вторым информационным входом третьего мультиплексора, третий и четвертый информационные входы которого соединены с третьим информационным входом второго мультиплексора и с выходом элемента ИСКЛЮЧАЮ—
ЩЕЕ ИЛИ, первый вход которого соединен с выходом шестого триггера второго блока формирования управляющих сигналог-, с четвертым, пятым и шестым информационными входами второго мультиплексора, с пятым информационным входом третьего мультиплексора и с первым входом элемента
ИЛИ второго блока формирования управляющих сигналов, второй вход которого соединен с выходом седьмого
13 11045 триггера второго блока формирования управляющих сигналов, с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с седьмым и восьмым информационными входами второго мультиплексора выход элеЭ
5 мента ИЛИ второго блока формирования управляющих сигналов соединен с шестым информационным входом третьего мультиплексора, седьмой и. восьмой информационные входы которого подключены к шине нулевого потенциала, выход пятого триггера второго блока формирования управляющих сигналов соединен с вторыми прямым и инверсным информационными входами первого мультиплексора и с вторым прямым входом элемента 2ИЛИ-НЕ, второго блока формирования управляющих сигналов, третий пряйой и второй инверсный входы которого соединены
20 с выходом второго элемента И второго блока формирования управляющих сигналов, выход четвертого триггера второго блока формирования управляющих сигналов соединен с вторым входом пятого элемента И второго блока формирования управляющих сигналов и с третьими прямым и инверсным информационными входами первого мультиплексора, четвертые прямой и инверсный информационные входы которого .
30 подключены к шине нулевого потенциала, выходы четвертого и пятого элементов И второго блока формирования управляющих сигналов являются соответственно выходом числоимпульсного кода Х круговой развертки устройства и выходом числоимпульсного кода 1У круговой развертки устройства.
На фиг. 1 показана структурная схема предлагаемого устройства; на фиг. 2 — функциональная, схема второго блока. формирования управляющих сигналов; на фиг. 3 — функциональная схема первого блока формирования управляющих сигналов.
Предлагаемое устройство содержит блок 1 памяти подпрограмм, блок 2 памяти микрокоманд, счетчйк 3, первый блок 4 формирования управляющих сигналов, блок дешифраторов 5, 50 операционный блок 6, второй блок 7 формирования управляющих сигналов, адресный вход 8, вход 9 запуска, тактовый вход 10, выходы 11 синхронизации и записи внешней памяти, выход i5
12 управления внешней памятью, первую группу адресных выходов 13, вторую группу адресньм выходов 14, 23 14 выходы 15 знаковых разрядов, группу входов-выходов 16 данньм, выходы
17 знаковых разрядов координат круговой развертки.
Второй блок 7 формирования управляющих сигналов (фиг. 2) содержит первый 18, второй 19, третий 20, четвертый 21, пятый 22, шестой 23 и седьмой 24 триггеры, четвертый 25, первый 26, второй 27 и третий 28
/ мультиплексоры, элемент 2И вЂ” ИЛИ 29, первый элемент И 30, первый элемент
И-НЕ 31 второй элемент И-НЕ 32, четвертый элемент И 33, пятый элемент И 34, элемент ИСКЛЮЧАЮЩЕЕ KIH
35, элемент ИЛИ 36, третий элемент
И 37, второй элемент И 38.
Первый блок 4 формирования управляющих сигналов (фиг. 3) содержит дешифратор 39, первый 40, четвертый
41, второй 42 и третий 43 триггеры, шестой элемент И 44, элемент И-ИЛИ-НЕ.
45, второй элемент ИЛИ 46, элемент
И-НЕ 47, элемент ЗИ вЂ И 48, первый элемент ИЛИ-НЕ 49, первый элемент
ИЛИ 50, второй элемент И 51, второй элемент ИЛИ-НЕ 52, элемент 2И-ИЛИ
53, пятый элемент И 54, первый эле- мент И 55, третий элемент И 56, четвертый элемент И .57, первый элемент
2И-ИЛИ-НЕ 58, элемент Н-ИЛИ 59 и второй элемент 2И-ИЛИ 60.
Операционный блок 6 выполнен на восьми ИС К 589ИК02 и одной ИС
К 589ИКОЗ.
Блоки 1 и 2 и счетчик 3 синхронизируются. от блока 4 соответственно сигналами СС1, СС2 и ССЗ, в каждом из которых содержатся два сигнала: импульсы записи и счетный импульс .
Счетчик 3 вырабатывает код ф 13 на выходе 13 и переменную — О, при 413ФО;
8 2= giga фО = (23) при ф13= О
Блок 1 формирует 15-разрядный код подпрограммы, первые восемь разрядов которого определяют адрес
КП„ первой микрокоманды подпрограммы, следующие пять рязрядов кода, подпрограммы КП определяют при Ц1=0 (или при Ц1=1) начальный адрес обращения к внешней памяти (или количество циклов выполняемой подпрограммы), а остальные два разряда кода подпрограммы образуют
1104
20
25 ф2И =96 448 66 Zo ф 25 б = ЯЬ- I1g v Q6 2а (24) (25)
30 (261
15 код Ц=Ц1ЦО, определяющий тип подпрограммы так, что при Ц=О выполняется простая подпрограмма, при Ц =
2 - циклическая подпрограмма типа алгоритма операции умножения или деления с количеством циклов .от двух до 33, а при Ц =3 — циклическая подпрограмма формирования круговой развертки с количеством циклов 1024, Блок 2 вырабатывает 15-ра зрядный код микрокоманды. Первые семь раз- рядов этого кода образуют код F
F6 F5 F4 F3 F2 F1 FO микрооперации, восьмой разряд представляет сигнал
С1, следующие пять разрядов образуют код у=у4 у3 у2 у1 уО управления флажковой логикой формирователя 7,. а два последних разряда образуют код П=П1ПО признака конца подпрограммы ..
Блок дешифраторов 5 по коду F формирует сигналы
Q1=F6-F5.F4-Р3.F2-Р1 F0;
Q2=F6- F5 -F4. РЗ. F2. Р1;
Q3=F6-F5-F4-F3-Р2 F1;
Q4=F6 Р5.F4-FÇ. F2 F1;
Q5=F6.F5- F4.FÇ F2- F1. F0;
Яб=Р6.F5-F4.ÐÇ F2 F1 FÎ.
523 16 выход СПо(Со) находится в третьем состояниц.
На блок 7 поступает код Y сигнал dp и д знаковых разрядов в
5 модифицированном коде (прямом обФ ратном или дополнительном), сигнаЛы
С1, Со ч СПо, Е 1,..., 94, 86, признак круговой развертки (ПКР=Ц1 Цо) и тактовые импульсы.
По .входным сигналам блок 7 вырабатывает маскирующий сигнал К, сигнал переноса С1, сигнал К = СП1 сдвига вправо, знаковые разряды z -т о о (о — знаковый разряд, и — допол5 нительный знаковый разряд модифицированного кода), а при ПКР=1 генерирует импульсы числоимпульс ных, кодов N>v N круговой развертки.
В блоке 7 флажки Ф 18 — Ф 24 вырабатываются триггерами 18-24, функции управления флажками осуществляются в соответствии с табл . 4, сигнаI I лц KÄ zp u Zp вырабатывают мультиплексоры 26-28 согласно табл. 5 мультиплексор 25 вырабатывает флажки элементы 35 и 36 — флажки
435 =Ф23 Э ф24 ф56 = Ф25 ч фг4 (В операционном блоке 6 (как и в ИС К589ИК02) можно функционально выделить дешифратор микрооперации, З5 два мультиплексора кодов, арифметико-логическое устройство. одиннадцать регистров (RO, Ri R9,Т) общего назначения, аккумулятор (АС) регистр . адреса (PA) и две буферные схемы ® с тремя состбяниями для выдачи кода от АС на шину Д при -ВД=О и кода от
PA на шину А при ВА=О. Операционный блок 6 ияеет входные шины В и M данных, маскирующий вход К, адресную 45 шину А, шину Д (с шины Д при ВД=О снимается код от АС, а при ВД=1 код от внешней памяти) шину кода F микрооперации, вход С1 переноса, вход
СП1 сдвига вправо, выход Со переноса, выход СПо сдвига вправо и вход С синхронизации.
Го входным сигналам и кодам операционный блок 6 реализует функции, представленные в табл. 1-3. 55
У блока 6 выходы СО и СПо объединены, .поскольку при ЯЗ=О (при QÇ=
=1) разрешен выход Со (выход СПо), а элементы 37 и 29 — сигналы
К=К (Ич93v84) (27! с!=С Q.-а! к 1 ч Фггй к
На блок 4 поступают коды Ц и П (Э сигналы Q2, РО, Q2, Q5, Яб, К,так— товые импульсы ТИ 10 с входа 10 и импульс запуска ТИ9=0, совпадающий во времени с одним из сигналов ТИ 10 =
О, имеющим длительность
Ф(о!6(33 нс 50 нс)
По входным сигналам в блоке 4 дешифратор 39 вырабатывает сигналы
Ц1.Цо, Ц1 ° Цо = ПКР, Ц1 По=ПКР, триггеры T40 — Т 43 — сигналы 40
43, элементы 44, 46, 48, 52, 53 сигналы Э44=Т4 1 Э52, Э46=Т42 ч 353, 348=II 1 По чПО К v П1 К, 352 =
= Ц1, Цо ч Т42, Э53=Т41 352 ч Т42 Ц1 Цо, а элементы 45, 47, 49, 50, 51, 54
60 — при 740 = 1 импульсы И45 = О, И47 = О, И49 = О, И50=ТИ, И51
Т54=1, И55=1, И56=1, И57=1, И58=0, И59=1, И60 =О (равенство импульса логического "О" оз нача ет импул ьс ы
У
17: 110.4 отрицательной полярности, а равенство импульса логической "1" означает импульсы положительной полярности).
При этом для Т40=1 и отсутствии
И9 (при 740 = 0 И50=ТИ=1) И50=ТИ=
=ТИ10, а каждый иэ остальных импуль5 сов вырабатывается в соответствующие моменты времени по сигналу H50=TH= i.
Кроме того, И49 и И60 вырабатываются по И9, по которому при Ц1 Цо = 1 вырабатывается И58.
Запись информации в триггер-защелку 43 блока 4 и в триггеры-защелки 18-20 блока 7 осуществляется фиксировано в течение ТИ=1 (в те15 чение ТИ = 0 триггеры-защелки помнят информацию, записанную в них в течение ТИ = 1) запись информации в
Р-триггеры 41 и 42 блока 4- в триггеры 21 — 24 блока 7 осуществляется в
20 некоторые моменты времени после окончания положительных фронтов импульсов, действующих на синхронизирующих входах этих триггеров, 3апись результата микрооперации в память операционного блока 6 осуществляется в некоторый момент времени после окончания отрицательного фронта импульса ТИ.
При 33 нс (1<„1 < Ыо нс период частоты следования тактовых импульсов
ТИ10 оценивается величиной
+ t + t + t„> 250 нс (28) где Ф2 = 110 нс — длительность задержки установле- 35 ния сигналов на выходах блока 2, отсчитываемая от отрицательного фронта импульса ТИ=И55, . 40
1 = 70 нс — длительность задержки установления сигналов на выходах блока дешифраторов 5, 45
t = 20 нс — задержка распространения сигнала через элемент 37;
50 нс — время установления сигнала на маскирую- 50 щем входе операционного блока 6.
Каждая программа, выполняемая в устройстве, может состоять из одной или нескольких подпрограмм, каждая 55 иэ которых может состоять из одной или нескольких микрокоманд. Переход к первой микрокоманде любой под523 18 программы производится по И49 = О, а переход от текущей микрокоманды к последующей микрокоманде подпрограммы осуществляется по положительному фронту И55 = 1.
Каждый переход от текущей подпрограммы к следующей производится согласно табл . 6 так, что в последней микрокоманде каждой подпрограммы вырабатывается сигнал 348 = 1 и импульс И57 = t конца текущей и начала последующей программы.
В предлагаемом устройстве шесть микрокоманд для определенных Р; имеют специфическое назначение, что отражено в табл. 7.
Перед выполнением любой иэ программ устройство находится в режиме ожидания: в блоке 2, счетчике 3, операционном блоке 6 и блоке 7 содержится информация, обусловленная предисторией работы устройства.
Блок 4 вырабатывает сигнал ТИ = 1 и сигнал Т40 = О, осуществляющий фиксированную запись программного кода Ф 8 с входа 8 в блок 1, который вырабатывает коды КПд, КПб и Ц первой подпрограммы программы, заданной кодом Ф8.
Запуск устройства производится по И9 = О, по которому устанавливаются сигналы Т40 = 1, Т41 = О,и вырабатываются установочные импульсы И49
= О и И60 = О. После окончания И9 вырабатываются ТИ = ТИ10 в течение всего цикла выполнения программы.
При Ц1 Цо = 1 выполняется обычная подпрограмма, в начале которой вырабатываются импульсы И49, И58
И60 или по И9, или по И57, а при
Ц1, Цо = Π— циклическая подпрограмма конце простой подпрограммы или в конце каждого цикла циклической подпрограммы вырабатываются И49 и И57.
При выполнении циклической подпрограммы в начале первого цикла вырабатывается 60 по И9 или по И57, а в конце предпоследнего цикла выра батывается И58 по И54, который генерируется по И57 при 352=T43=1 и
353 = О. Количество циклов циклической подпрограммы определяется выражением
Р-1
М=2.Е 2 А,, (э01
i-=О где 3; — разрядный коэффициент i -го разряда кода Л (коп Л опретриггеры 23 и 24 блока 7 находятся в состояниях Т23 =с z и Т24 = с(;, соответственно.
Ю
В течение подпрограммы 1 (ПКР
1} производится на основе алгоритма цифрового интегратора с параллельным переносом кода числа из регистра подинтегральной функции выполнение алгоритма круговой развертки
19 110452 деляется кодом КП и сигналом Ц1 Цо), занесенного в счетчик 3 по И60 в начале первого цикла.
При выполНении микрокоманды с
F0 = Q2 = генерируется И59 по И51, и микрокоманды с Q5=1 генерируется И56, по положительному ф„онту которого осуществляется запись во внешнем ОЗУ кода, снимаемого с !
0 входов-выходов 16 и 17.
В конце последней микрокоманды последней подпрограммы выполняется микрокоманда с 86 = 1 (табл. 6 и 7) в конце которой генерируется им-пульс концд программы И47, после окончания которого триггер 40 устанавливается в "О" и сигналом T40 = 0 переводит работу устройства в,режим ожидания.
Следующая программа начинается только.с приходом очередного И9 через время T=t. N, где N — натуральное число.
Рассмотрим выполнение программы алгоритма круговой развертки, программы алгоритма операции умножения и программы обобщенного алгоритма (18) операции деления.
Программа выполнения алгоритма (6) круговой развертки (табл,8) состоит из циклической подпрограммы 1 с количеством циклов 1024 и подпрограммы 2 конца программы.
Ъ
Перед началом выполнения программы 1 в памяти блока 6 содержатся коды (R6} = (Т) = 0,5 = >, (АС)
I since I, (PA) = I coscC(, 3 ?О ных кодов, причем старший разряд каждого из его регистров Rá, Т, АС, I
DA имеет вес 0,5, знаковые разряды кодов М„ и N x вырабатываются по содержимому триггеров 23 и 24 элементом 35 и мультиплексорами 27 и
28 согласно формулам (2), т.е. о yñ о пульсы кодов N и N> âûðàáàòûBàþòñÿ по импульсу конца каждой второй микрокоманды полупрограммы 1-. Это обеспечивает частоту следования импульсов кода И с периодом
t„), 2-t = 0 5 мкс (32)
Программа операции умножения (табл . 9) модифицированных прямых кодов 8 и C осуществляется по алгоритму Горнера с анализом младшего разряда множителя и сдвигам вправо суммы частичных произведений и множителя. Программа содержит подпрограмму 1 ввода множимого и и множителя Ь, подпрограмму 2 подготовки, циклическую подпрограмму 3 умножения, подпрограмму 4 усечения с округлением и устранением переполнения, заключающуюся в получении из
tn =14-разрядного кода О I 8 Й1-2 "= п
=1O-разрядного кода O< I С ) < 1 — 2 и подпрограмму 5 конца программы.
Программа операции деления по обобщенному алгоритму типа (18) .
В машинной арифметике для выполнения операции деления наибольшее распространение получил алгоритм деления со сдвигом остатка и его автоматическим восстановлением.
Этот алгоритм может выполняться или в модулях кодов или в дополнительных кодах, а в предлагаемом случае предпочтительно использовать такую модификацию известного алгоритма, которая позволила бы по дополнительным исходным кодам алгоритма (18) определить частное непосредственно в прямом коде.
Если (18) выполнить точно, то получают частное (g4j где ent . означает операцию выделения целой части числа, заключенного в скобках °
При выполнении программы 1 блок б выработает в модулях 16 разрядИз (33) при 8 =0 находят модуль
q елимого
1104523
22 нулевой остаток!
Ь (=tel-101=!3! 1-.Е С. 2 (35) и первый остаток " ->! 8" I-(4I=IQI (i-c 1-.ЕС :2 " ). (ЗЬ) !
Из (36) определяют
С =5 о
1О
I при С =О;
1 ф! <-> С 2
1=3
-Iå(Õ с, 2
15 (Щ, при С =1, Ф вычисления по которой завязываются с нулевой разности (35), т.е. с. = 1, при Со = О.
Программа операции деления (табл. 10) выполняется с использованием алгоритма (38) и содержиТ л подпрограмму 1 ввода кодов сх и Ь в модифицированном дополнительном коде, подпрограмму 2 подготовки, циклическую подпрограмму 3 алгоритма (38), подпрограмму 4 усечения с округлением, подпрограмму 5 (или 5) устранения переполнения для Е, =О (или для Е, = 1) и подпрограмму 6 конца программы.
В результате выполнения подпрограммы 2 в блоке 6 содержится (Т)
=2 В! о1! (RT) =(PA) = - l e (, (RB) =
=(АС) =О, К6= 81 8 2... (где 6 1 и 62 определяются согласно формулы (16)), а триггеры 22 — 24 формирователя находятся в состояниях
Ф22 = О = C8 Ф23 = ае,, Ф24=В,.
Выполнение подпрограммы 4 и 5
I (или 5) заключается в получении из п1=14-разрядного кода, образованного
45
%
-1+2 ф"-I (t ф)у 11 п )=Я 1 с"-л с".г
i=3 где В " — разрядная цифра знакового о разряда первого остатка (36) .
Согласно (36) и (37) второй остаток 5 подобен первому. Это поз-, 15 воляет методом математической индукции легко доказать, что опре—
+ деление каждой разрядной цифры С,. можно пр едста вить в виде р екуррентной формулы
В(I= (-1) -1,(2 ° !В(-"1 Не
t 56 t ) 14 мкс, (39) а программу операции деления за вреМЯ
135 t > 33,(3! мкс, (40)
Сравнивая выражения (22) (20) и (21) с выражениями (32), (39) и (40) получаем ! с =128, (41) сдел прот дегР1 >5
Иэ табл . 9 и 10 видно, чт о объем программируемой памяти блоков 1 и 2 для выполнения, программ операций умножения и деления составляет (42) С = 15 ° 71 бит
Для выполнения программ операций умножения и деления в известном устройстве примерно требуется программировать объем памяти
С 30 71 бит. (43) прот
Сравнивая (42) и (43), получают
С /С=2, (44) что объем программируемой памяти в известном устройстве примерно в два раза больше, чем в предлагаемом. В связи с отмеченным фактом заключают, что программировать предлагаемое устройство примерно в два раза проще, чем известное.
Технико-экономическая эффективность изобретения заключается в большем быстродействии и простоте программирования за счет уменьшения объема программируемой памяти. старшими разрядами кода IC I
=10-разрядного кода и
1С!— = С, 2
i=1
Подпрограмма 5 программы операции умножения (табл. 9) подобна Подпрограмма 6 (табл. 10) программы операции деления. В первой микрокоманде подпрограммы 6 операции деления с выходов мультиплексоров
27 и 28 в знаковые разряды АС заносится разрядная цифра С = е о+ В =
= z.0 = Z знакового разряда частноо го С, а во второй микрокоманде формируется импульс И47 конца программы
Из изложенного следует, что предлагаемое АУ позволяет выполнить программу операции умножения за время! 104523
2ф
Таблица 1
Группы кода
Функции, реализуемые в ЦПЭ K 589ИК02.
Р Рре Кгре
RC + AC К + С! Ri АС
И+ АС К+ С1 — AT
Сдвиг вправо AT при К О
KVRi PA Ri + K + C! Ri
М + К + С1 АТ.
KVM — PA
М + АС К + С1- . AT
AT + В-К + С1- " АТ
C1U(Rii AC. К) Cî
Ri" АС К- Ri
М"АС. К- AT
AT-В К-4 AT
Ri К -i Ri
AT 6 (В К) АТ
ATVK + AT Ê + С1-+АТ
АСК" +C1 Ri
ACiK — + С! — «АТ
В К - 1 + С1-- АТ
Ri + AC"X + С1 RL
С1Ч(М.АС К) - Со
С1Ч(АТ В-К) Ñî
C1V(Ri К) -»Со
C!V(M К) СО
С1V(AT К) - Со
C1V(AC Ê) - Со
С1Ч(АС ° К) - Со
С 1Ч(В.К) Со
C1V(Ri АС.К) - Со
C1V(M- AC- К) Со
C1V(AT-В-К) Со
М К- АТ АТ К- AT
RiV(AC К) Ri
МЧ(АС К) — AT
ATV(B К) ÀÒ
Ri 8 (АС К) — Ri
М 8 (АС-К) ÀÒ
26
Таблица 4
25 . !104523
Таблица 2
F6 F5 F4
Код 3 функция управления
О 0
0 О
Хранить Ф21,...,Ф24
О О
0 10
О 15
О 20
1 1
Установить Ф2 1=Ф25„, Ф22=Ф256, Ф23 сто Ф24=йо
1 1
ТаблицаЗ
РЗ F2 F1 FO
Сигнал
Код у у1
O О О О
0 0
О 1 О
О 1 1
О
R3
1 0 О 0 1 1 Ф21 Ф23 Ф23
R4
1 О 1
1 1 0 4О 1 О 1 Ф22 Ф24 0
R7
Таблица 6
Вид перехода к следующей подпрorpамме
II! ПО
АС
О 0
Перехода нет
Условный при К =0
АС
0 1
1 1 О
Условный при К =1
1 1 1 1 1
3 АС
Б ез усл овный
R гр. Регистр
) 1 1
О О 0
О О 1
1 О О
1 0 1
0 1 О
0 1 1
0 1 Хранить Ф21, Ф22 и установить Ф23=ЙО, Ф24=йо
1 О Хранить Ф23, Ф24 и установить Ф21=Ф25, Ф22=Ф255
1 Таблица 5 у2 уО К Zo Zî
0 0 0,0 С1 С1
0 0 1 1 Ф23 Ф35
О 1 О Ф21 Ф23 Ф36
0 О Ф22 Ф24 О
1 1 0 Ф19 Ф35 Ф35
1 1 1 . Ф19 Ф19 Ф20
1104523
Табл ица 7
1 1 Э м iiikmm
Группа кода Ф и сигнал Я;!
Значений сигналов
Назначение микрокоманды
Описание микрокоманды
1 ) l
Ф12 К К С1
Fry Rrp Я °
1 1 Ф22 3g4 AC + Ф22. Используется
-«В, АС и операции деления
0 С! Сдвиг AT впРаво Сдвиг AT вправо
I.3 ЦЗ
0 0 . M AT
2 Q4
1 Q5
Табл, 1 "3.! 9
О.
Вывод данных из АС во внешнюю память
К С 1 Табл. 1-3, для
Ф
О С 1 М 4. 01- AT
Ввод данных в
Т(АС) без Изменения (с изменением) кода
Ф!3
АСАТ с возможностью из» менения знаковых разрядов
Формир о ва ни е импульса конца программы по коду П и сигналу К (табл.б) „ при 34 = занесение z в
Т22 (25) 1104523
Та бли па 8
Код микрокоманды
ПодпророкоманГруппа кода F грамма
Код ч да ч4 у3 ь2 ч1 уО П1 ПО
F rp Rrp
О О
3 3
3 1
О 1
О 1
1 1
2 1
7 1
Продолжение табл. 8
Сигналы формирователя 7
Приме- чание
Описание микрокоманды
Сигнал
С1 К
Т+Г - Т, Со - T2 1
R6+AC R6
О О
0 О
1024 цикла
Конец программы 06=1
Таблица 9
ПодИикрокоманКод микрокоманды программа
Код у
Гр уппа кода F
Код П да
Р гр Rrp ч4 УЗ у 2 у1 у 0 П ПО
О 2
О 2
О 0
1 1
2 3
Подпрограмма
3 2 1 — О
1 1 0 — О
О 1 Π— О
0 3 — — 1 О
О О
О О
О О
О 0
1104523
Продолжение табл. 9
Микроко манКод микрокоманды
Подпро, грамма
Группа кода F
Код У
Код П да
F гр R rp
4:3 2 1 О
П1 По
1 1
0 0
4 1 - I
0 0
О 0 0
0 3
3 2
О 0
1 1
3 3 - 0 0 1
0 3 " 0 0 0
О 1 1
О: 2
0 1 - 0 О 0
0 О О
4 3
О 1 0
0 О О
7 1
Продолжение табл. 9 Сигнал формирователя 7
Подпро" грамма
Описание микрокоманд
Примечание) Сигнал
c> ) к
0 0
О 0
Ф19 О По Ф13 a — к И- АС
Q2 1
Ф19 0 По (Ф13+1)Ъ M T
0 0 l&l M AC о до Т22 Q4=1
О 0 AC PA, (PA) l l
0 0 Т-"АС, (АС) = Ь
0 О
О 0
0 0
Ф22 0 Сдвиг вправо АС для СП1 с о
0 1
1 1
2 3
3 2
0 О
0 О
0 О
0 0
0 0
О О
1104523
Продолжение табл. 9
1 а
Описание микрокоманд
Сигнал формирователя 7
Сигн римечание
14 циклов
0 0
147,1) 1
Та блица 10
Код микрокоманды
Подпророко манКод
Группа кода F
Код П грамма
П1 ПО
F гр Rrp Y4 3 Ч2 Ч1 0
0 0
0 0
0 2
1 3
2 1 0
0 1 0
0 3
0 0
0 0
0 . 0
0 0
1 1
0 0 0...0 — АС,сто, Во - Т23, Т24
0 Сдвиг вправо Т;
Bi Т21
Ф21 Ф21 АС+(В. Bi) - АС
0 0 Сдвиг вправо АС
Ф19 0 2»Ì» Т
1, 1 Т + АС - Т, АС
1 1 Сдвиг АС влево
Ф19 Ф19 KVT — РА
1 1 В»ÀÑ
Ф 19 Ф19 М вЂ” "АС; (АС) =c Q4=1
Конец программы Q6=1
1 0 0 0
0 1 0 0
0 0 0 0
0 0 0 0
1104523
Иикроко ма иКод микрокоманде
Группа кода F.
Код
Код П да
rp Кгр 94 3 У2 1 УО
О 1 " . 1 О О 0 О О
О О О
О
1 1
О 1
О
1. 3
3 3
О
О 1
13! О 0
1 О О
3 О О
О О
-О
15 0
16 2
О О
О О
О 1
О О О . О
О О
18 2 1
О
О О О
О
О О 0
О О О
О.
О
23 4
О О
24 1 3 1
1 1
О 1
О 1 . О О
О 1 0 О
3 3 - О
1 3
Под про»
rpaMма
14 О 3 О О
17 О 1 О О
19 3 3 О О.20 2 1 0 О
21 1 1 О О
22 4 1 0 0
Продолжение табл. 10
О О О О
О О О О
О О О О
1 0 О
1 (2 О
1 О О
1 О О
О О О
1 О. О
37
1104523
Продолжение табл. 10
Код микрокоманды рокоманКод
Код П
Группа кода F
2 1 О П1 ПО
4 3
F гр R rp
1 — О 0 О О 0 О
1 0 О
О О О
0 0 О
1 1 1
О
1 1 О
1 0 О
О
О
3 О О
1 1 О. 0
О 1 О О
О 2 — О
О
1 - О
О 1 О О
О 1 — О
6 3 — О
О
1 О О
1 О О 0
О 1 1 1
5 5 3
1 1
2 3
О О
3 2
7 1
Продолжение табл. 10
Сигнал, формирователя 7
Описание микрокоманды
СигПримечание
С1 К К
О Ф19 О По Ф13 кода — АС
О Ф19 О По (Ф13+1) кодЪ И -"Т
Я2=!
Лодпрограмма
О 1 — О
О 1 - О
1 1 " О
О 1
О О
О 0
О О
О. О
1 1
1104523
Сигнал формироват"еля 7
Описание микро— команды
Примечание
Сиг1 (нал
C1 Kt К
Ф19 -6 I АС, о(о Т22
1 Ф19
1 1
0 0
АС «КТ; (RT) -la I
О Т-«АС, (АС) = Ф
0 Сдвиг вправо АС
Ф22
0 0
0 Т АС, (АС) Ь ., a,Ú - Т23, Т24
1 Ф19 Ф19 -(Ь1 -«АС
0 АС - PA, (PA) =-(bi
0 RT C; (АС) =- (Э1
М1-« АС
1 АС+В-АС, (АС) =-В(о1
АС -> Т, (Т) =В (Ol
11 АС + Т- Т, АС, (Т) =26(1
1 (ОЧАС) -Со™ T21
В(0} „Т
Ф21
0 Сдвиг вправо АС, Ф2 1 — « СП1
Ф22
0 Сдвиг вправо АС, Ф22 -" СП1
1 AC R6, (R6) =Q1 Q2, ...
0 КТ- АСэ (АС)=-l6l
Ф22 АС - В ÀÑ о
Ф22 АС+(В В ) — АС
AC R7; (R7) =-l el
AC PA, (PA) =- Ф (0- R5
0-«" АС
0
О . 0
1 0
0 1
0 1
0 1
1 1
0 0
1 Ф22
0 Ф22
1 1
0 0
Продолжение табл. 10!
l04523
Сигнал
Сигнал формирователя 7
Описание микрокоманды
Примечание
С! К К
1 Ф22 Ф22 г ) В(l(T 0- Т22
1 Т+  — Т
\(!
Ф22  — Т
Т АС, Т )(АС) =В
О
Т+АС- АС, Т, В Т22 (il о
14 циклов
181 6 14
R8 ÀÑ
О О
К8+АС+В, -+28,АС
z) В" Т
Ф22
1 Ф22
О Ф19 О. По Ф13 2 - М Ò
О 1 1 Т+АС вЂ” Т АС
Я2 !
О
О 1
Сдвиг влево АС
О О
О АС РА
О Кб — "АС
О О
Сдвиг влево АС
1 ACVB AC
Ф19 Ф19 TV Ф19 — 1 PA
1 1 1 В АС
О Ф19 О . М вЂ” АС, (АС) =
Q41
Q6=1
Конец программы
0 1
1 Ф22
О О
О 1
Продолжение табл. 10
1104523
Фиг.1
1104523
1104523
Фи 3
Составитель Ю.Ланцов
Редактор P Цицика Техред С.Мигунова Корректор И,Муска
Заказ 5262/36 Тираж 699 Подписное
ВНИИПИ Государственного комитета СССР по делам Изобретений и открытий
11 3035, Москва, Ж-35, Раушская наб., д.4/5
Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4
