Трехканальная мажоритарно-резервированная система

 

ТРЕХКАНАЛЬНАЯ МАЖОРИТАРНОРЕЗЕРВИРОВАННАЯ СИСТЕМА, содержащая в каждом канале первый элемент И, первый и второй входы которого соединены соответственно с первым и вторым управляющими выходами блока коммутаторов управляющих сигналов, третий управляющий выход которого соединен с управляющим входом коммутатора контролируемых блоков, выход которого соединен с первым входом первого блока сравнения предыдущего канала и с вторым входом первого блока сравнения своего канала, выход блока управления соединен с первым информационным входом коммутатора контролируемых блоков и с соответствующими входами мажоритарных блоков микроопераций своего и соседних каналов, выход каждого из которых соединен в данном канапе с кодовьм входом блока Коммутаторов управляющих сигналов, управляющим входом арифметико-логического блока, управляющими входами коммутатора результатов, коммутаторов первого и второго операндов и с управляющим входом блока регистров, вторая группа информационных выходов которого соединена с информационными входами коммутатора второго операнда, выход которого соединен с вторым информационным входом коммутатора контро- . лируемых блоков и с соответствующими входами мажоритарных блоков второго операнда каждого канала, выход каждого из которых соединен с вторым информационным входом арифметико-логического блока, выходы которого соединены с информационными входами коммутатора результатов, выход которого iS соединен с первым информационным входом блока регистров и с третьим информационным входом коммутатора контролируемых блоков, четвертый информационный вход которого соединен с соответствующими входами мажоритарных блоков адреса каждого канала и с адресным выходом блока регистров, первая группа информационных выходов которого соединена с информационными входами коммутатора первого операнда , выход которого соединен с пятым Од информационным входом коммутатора ;о контролируемых блоков и с соответст9 ) вующими входами мажоритарных блоков первого операнда каждого из каналов, выход каждого из которых соединен с первым информационньм входом арифметико-логического блока, отличающаяся тем, что, с целью повышения быстродействия и сокращения времени восстановления работоспособности системы при отказах, она содержит буферный регистр фиксации отказов и блок синхронизации, информационные

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) (И) 96 А

t, 4

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbffHA (21) 3317898/18-24 (22) 20.07.81 (46) 23.07.84 Бюл. У 27 (72) Н.Н.Баранов, Ю.Г.Нестеренко, Н.И.Новиков и В.П.Супрун (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Ф 770369, кл. <- 06 F 15/00, 1978.

2. Авторское свидетельство СССР

У 478460, кл. G 06 F 11/00, 1973.

3. Авторское свидетельство СССР

Ф 703818, кл. G 06 F 11/00, 1977 (прототип).

4. Каган Б.M. Электронные вычислительные машины и системы. М, "Энергия", 1979, с. 255, рис. 7-9. (54) (57) ТРЕХКАНАЛЬНАЯ МАЖОРИТАРНОРЕЗЕРВИРОВАННАЯ СИСТЕМА, содержащая в каждом канале первый. элемент И, первый и второй входы которого соединены соответственно с первым и вторым управляющими выходами блока коммутаторов управляющих сигналов, третий управляющий выход которого соединен с управляющим входом коммутатора контролируемых блоков, выход которого соединен с первым входом первого блока сравнения предыдущего канала и с вторым входом первого блока сравнения своего канала, выход блока управления соединен с первым информационным входом коммутатора контролируемых блоков и с соответствующими входами мажоритарных блоков микроопераций своего и соседних каналов, выход каждого из которых соединен в данном канале с кодовым входом блока -коммутаторов управляющих сигналов, управляющим входом арифметико-логического блока, управляющими входами коммутаЭСЮ H 05 К 10/00; G 06 F 11/18 тора результатов, коммутаторов первого и второго операндов и с управляющим входом блока регистров, вторая группа информационных выходов которого соединена с информационными входами коммутатора второго операнда, выход которого соединен с вторым информационным входом коммутатора контро-, лируемых блоков и с соответствующими входами мажоритарных блоков второго операнда каждого канала, выход каждого из которых соединен с вторым информационным входом арифметико-логического блока, выходы которого соединены с информационными входами коммутатора результатов, выход которого g соединен с первым информационным входом блока регистров и с третьим информационным входом коммутатора контролируемых блоков, четвертый информационный вход которого соединен с соответствующими входами мажоритарных блоков адреса каждого канала и с адресным выходом блока регистров, первая группа информационных выходов которого соединена с информационными входами коммутатора первого операнда, выход которого соединен с пятым информационным входом коммутатора контролируемых блоков и с соответствующими входами мажоритарных блоков первого операнда каждого из каналов, t выход каждого из которых соединен с первым информационным входом ариф- 1р метико †логическо блока, о т л и— ч а ю щ а я с я тем, что, с целью повышения быстродействия и сокращения времени восстановления работоспособности системы при отказах, она содержит буферный регистр фиксации отказов и блок синхронизации, информационные

1104696 выходы которого соединены с соответствующими синхровходами блока управления и с синхровходом буферного регистра фиксации отказов, информационный вход которого соединен с выходом первого блока сравнения, а первый информационный вход системы соединен с вторым информационным входом блока регистров и с информационным входом блока управления, первый информационный выход системы соединен с выходом мажоритарного блока первого операнда, выход буферного регистра фиксации отказов соединен с информационным входом накапливающего регистра фиксации отказов, синхронизирующий вход которого соединен с выходом первого элемента И, третий вход которого соединен с соответствующим синхровыходом блока синхронизации, вход пуска которого соединен с входом пуска системы, вход останова — с входом поциклового режима системы, а управляющий выход — с управляющим входом блока коммутаторов управляющих сигналов, первый информационный вход которого соединен с вторым информационным входом системы, второй информационный вход блока коммутаторов управляющих сигналов соединен с выходом коммутатора второго операнда, а вход индикации блока коммутаторов управляющих сигналов соединен с третьим

Информационным входом системы, второй информационный выход которой соединен с выходом коммутатора контролируемых блоков, причем третий выход системы соединен с выходом накапливающего регистра фиксации отказов, а адресный выход системы соединен с выходом мажоритарного адреса.

2. Система по п. 1, отличающ а я с я тем, что блок коммутаторов управляющих сигналов содержит регистр управления, второй блок сравнения, коммутатор результатов сравнения, коммутатор управления контролем и элемент ИЛИ, выход которого соединен с первым управляющим выходом блока, второй управляющий выход которого соединен с выходом первого разряда регистра управления, выход второго разряда которого соединен с первым входом элемента ИЛИ, второй вход которого соедине с выходом коммутатора результатов сравнения, первый кодовый вход второго блока сравнения соединен с выходами первой группы разрядов регистра управления, первый и второй информационные входы котороro соединены соответственно с первым и вторым информационными входами блока, а выходы второй группы разрядов регистра управления соединены с уп" равляющим входом коммутатора результатов сравнения и с первым информационным входом коммутатора управления контролем, второй информационный вход которого соединен с входом индикации блока, управляющий вход которого соединен с управляющим входом коммутатора управления контролем, выход которого соединен с третьим управляющим выходом блока, кодовый вход которого соединен с вторым кодовым входом второго блока сравнения, выходы которого являются информационными входами коммутатора результатов сравнения.

3. Система по п. 1, о т л и ч а ющ а я с я тем, что блок синхронизации содержит кольцевой регистр сдвига, второй и третий элементы И, синхронный триггер и асинхронный триггер, единичный вход которого соединен с входом пуска блока, вход останова которого соединен с управляющим входом второго элемента И, выход которого соединен с нулевым входом асинхронного триггера, выход которого соединен с информационным входом синхронного триггера, выход которого соединен с управляющим выходом блока и с управляющим входом третьего элемента И, тактирующий вход которого соединен с шиной тактовой частоты и с синхронизирующим входом синхронного триггера, а выход третьего элемента

И соединен с синхронизирующим входом кольцевого регистра сдвига, rl выходов которого соединены с rl выходами блока, причем выход rl--ro разряда кольцевого регистра соединен с тактирующим входом второго элемента И и

D с информационным входом кольцевого регистра сдвига.

1 11046

Иэобе ние относится к автоматике и вычислительной техник и может быть использовано для контроля и диагностики несиправностей в вычислительных системах высокой надежности.

Известно вычислительное устройство, которое содержит арифметико-логический блок, блок регистров, селекторы результата первого и второго операндов, селектор индицируемого узла, 10 схемы управления селекторами, схему переключения и соответствующие связи (1) .

Недостатком устройства является отсутствие оперативного контроля функ 15 ционирования отдельных узлов в автоматическом режиме выполнения вычислений.

Известна также резервированная система, содержащая однородные ЭВМ, 20 мажоритарные элементы, вентипь блокировки мажоритарного элемента, к управляющему входу которого подсоединен блок подсчета числа отказавших

ЭВМ, а к выходу — схемы сравнения и р5 вентили блокировки выходов ЭВМ, уп-, равляющие входы которых подсоединены к выходам схем сравнения, блоки подсчета числа сбоев и блоки обмена (2) .

Недостатком этой системы является отсутствие оперативного контроля функционирования отдельных функциональных узлов, например сумматоров, регистров, в функциональных блоках

3S каждого канала в автоматическом режиме работы системы, что снижает эффективность поиска неисправного узла или блока.

Наиболее близксй к изобретению по технической сущности является резервированная система, содержащая в каждом канале функциональные блоки (арифметический блок, блок регистров, селекторы результата первого и второ-45

ro операндов), блок управления, восстанавливающие блоки (мажоритарные органы), элементы (схемы) сравнения, задающий блок выбора функционального узла, регистр контроля отказов и се- >0 лектор блоков (селектор контроля), вентиль (элемент И). Кроме того, каждый функциональный блок содержит функциональные узлы, выходы которых соединены с входами селектора узлов, 5 а каждый блок выбора функционального узла содержит регистр управления, селектор стробов, узел выбора контроли96 1 руемого блока и узел выбора контролируемого узла (3) .

К недостаткам известной резервированной системы следует отнести сокращение быстродействия системы за счет необходимости выделения времени на оперативный контроль обрабатываемой информации, а также отсутствие выдачи информации оператору на пульт о состоянии узлов системы, что затрудняет диагностирование возникшей неисправности, т.е. увеличивает время восстановления ее работоспособности.

Целью изобретения является повышение быстродействия и сокращение времени восстановления работоспособности мажоритарно-резервированной вычислительной системы, при отказах.

Поставленная цель достигается тем, что в трехканальную мажоритарно-резервированную систему, содержащую в каждом канале первый элемент И, первый и второй управляющие входы которого соединены соответственно с первым и вторым управляющими выходами блока коммутаторов управляющих сигналов, третий управляющий выход которого соединен с управляющим входом коммутатора контролируемых блоков, выход которого соединен с первым входом первого блока сравнения предыдущего канала и с вторым ходом первого блока сравнения своего канала, выход блока управления соединен с первым информационным входом коммутатора контролируемых блоков и с соответствующими входами мажоритарных блоков микроопераций своего и соседних каналов, выход каждого из которых соединен в каждом канале с кодовым входом блока коммутаторов управляющих сигналов, управляющим входом арифметикологического блока, управляющими входами коммутатора результатов, коммутаторов первого и второго операндов и с управляющим входом блока регистров, вторая группа информационных выходов которого соединена с информационными входами коммутатора второго операнда, выход которого соединен с вторым информационным входом коммутатора контролируемых блоков и с соответствующими входами мажоритарных блоков второго операнда каждого канала, выход каждого из которых соединен с вторым информационным входом арифметико-логического блока, выходы

1104696 которого соединены с информационными входами коммутатора результатов, выход которого соединен с первым информационным входом блока регистров и с третьим информационным входом коммутатора контролируемых блоков, четвертый информационный вход которого соединен с соответствующими входами мажоритарных блоков адреса каждого канала и с адресным выходом блока регистров, первая группа информационных выходов которого соединена с информационными входами коммутатора первого операнда, выход которого соединен с пятым информационным входом коммутатора контролируемых блоков и с соответствующими входами мажоритарных блоков первого операнда каждого из каналов, выход каждого из которых соединен с первым информационным входом арифметика-логического блока, содержит буферный регистр фиксации отказов и блок синхронизации, информационные выходы которого соединены с соответствующими синхровходами блока управления и с синхровходом буферного регистра фиксации отказов, информационный вход которого соединен с выходом первого блока сравнения, а первый информационный вход системы соединен с вторым информационным входом блока регистров и с информационным входом блока управления, первый информационный выход системы соединен с выходом мажоритарного блока первого 35 операнда, выход буферного регистра фиксации отказов соединен с информационным входом накапливающего регистра фиксации отказов, синхронизирующий вход которого соединен с выходом пер- 40 вого элемента И, третий вход которого соединен с соответствующим синхровыходом блока синхронизации, вход пуска которого соединен с входом пуска системы, вход останова — с 45 входом поциклового режима системы, а управляющий выход — с управляющим входом блока коммутаторов управляющих сигналов, первый информационный вход которого соединен с вторым информационным входом системы, второй информационный вход блока коммутаторов управляющих сигналов соединен с выходом коммутатора второго опе55 ранда, а вход индикации блока коммутаторов управляющих сигналов соединен с третьим информаци< н ::,w входом системы, второй информационный выход которой соединен с выходом коммутатора контролируемых блоков, третий информационный выход системы соединен с выходом накапливающего регистра фиксации отказов, а адресный выход системы соединен с выходом мажоритарного блока адреса.

Кроме, того, блок коммутаторов управляющих сигналов содержит регистр управления, второй блок сравнения, коммутатор результатов сравнения, коммутатор управления контролем и элемент ИЛИ, выход которого соединен с первым управляющим выходом блока, второй управляющий выход которого соединен с выходом первого разряда регистра управления, выход второго разряда которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом коммутатора результатов сравнения, первый кодовый вход второго блока сравнения соединен с выходами первой группы разрядов регистра управления, первый и второй информационные входы которого соединены соответственно с первым и вторым информационными входами блока, а выходы второй группы разрядов регистра управления соединены с управляющим входом коммутатора результатов сравнения и с первым информационным входом коммутатора управления контролем, второй информационный вход которого соединен с входом индикации блока, управл..ующий вход которого соединен с управляющим входом коммутатора управления контролем, выход которого соединен с третьим управляющим выходом блока, кодовый вход которого соединен с вторым кодовым входом второго блока сравнения, выходы которого являются информационными входами коммутатора результатов сравнения.

Причем блок синхронизации содержит кольцевой регистр сдвига, второй и третий элементы И, синхронный триггер и асинхронный триггер, единичный вход которого соединен с входом пуска блока, вход останова которого соединен с управляющим входом второго элемента И, выход которого соединен с нулевым входом асинхронного триггера, выход которого соединен с информационным входом синхронного триггера, выход которого соединен с управляющим выходом блока и с управл.--.ющим входом третьего элемента И, тактирующий вход

1104696 которого соединен с шиной тактовой частоты и с синхронизирующим входом синхронного триггера, а выход третьеro элемента И соединен с синхронизирующим входом кольцевого регистра сдвига, 0 выходов которого соединены с и выходами блока, причем выход ды вычислительной системы на осуществление оперативного контроля, которое !5 требуется при отсутствии буферного регистра фиксации отказов, а также позволило получать оператору при необходимости сведения о состоянии узлов и регистров функциональных блоков 20 системы за счет введения коммутатора управления контролем, что значитель— но сокращает время на отыскание неисправности и отладку программ.

На фиг. 1 представлена блок-схема одного канала трехканальной мажоритарно-резервированной системы; на фиг. 2 — схема разводки межканальных

25 соединеннй трехканальной мажоритарно-резервированной системы; на . фиг. 3 — структурная схема блока ре30 гистров; на фиг. 4 — структурная схема блока синхронизации; на фиг. 5— структурная схема блока коммутаторов управляющих сигналов.

Каждый канал предлагаемсй трехканальной мажоритарно-резервированной системы (фиг. 1) содержит арифметикологический блок 1, коммутатор 2 ре40 зультатов арифметико-логического блока, блок 3 регистров, коммутатор 4 первого операнда, коммутатор 5 второго. операнда, мажоритарные блоки 6-9 соответственно, первого операнда, 45 второго операнда, микроопераций и адреса, коммутатор 10 контролируемых блоков, блок 11 управления, выполненный в соответствии с (4), блок 12 синхронизации, первый блок 13 сравнения, буферный регистр 14 фиксации отказов, выполненный на синхронных сдвоенных D-триггерах, срабатывают по заднему фронту синхронизирующего сигнала, первый элемент И 15, блок

16 коммутаторов управляющих сигналов и накапливающий регистр 17 фиксации отказов. Первый информационный выход

18 системы соединен с выходом мажорип-го разряда кольцевого регистра соединен с тактирующим входом второго элемента И и с информационным 1 !О входом кольцевого регистра сдвига.

Это позволило не увеличивать специально время цикла выполнения комантарного блока 6 первого операнда и с первым информационным входом арифметико-логического блока 1,второй информационный вход которого соединен с выходом мажоритарного блока 7 второго операнда, а выходы результатов арифметико-логического блока 1 соедииены с информационными входами коммутатора 2 результатов арифметикологического блока, выход которого соединен с третьим информационным входом коммутатора 10 контролируемых блоков и с первым информационным входом блока 3 регистров, первая группа информационных выходов которого соединена с информационными входами коммутатора 4 первого операнда, выход которого соединен с входом мажоритарного блока 6 первого операнда, первым межканальным выходом 19 и с пятым информационным входом коммутатора 10 контролируемых блоков, а вторая группа информационных выходов блока 3 регистров соедийена с информационными входами комму!!атора 5 второго операнда, выход которого связан с входом мажоритарного блока 7 второго операнда, с вторым межканальным выходом 20, с вторым информационным входом блока 16 коммутаторов управляющих сигналов и с вторым информационным входом коммутатора 10 контролируемых блоков, четвертый информационный вход которого соединен с адресным выходом блока 3 регистров, с входом мажоритарного блока 9 адреса и с третьим межканальным выходом 21, а адресный выход 22 системы связан с выходами мажоритарного блока 9 адреса. Первый информационный вход коммутатора 10 контролируемых блоков связан с четвертым межканальным выходом 23, с выходом блока 11 управления и с входом мажоритарного блока

8 микроопераций, выход которого связан с управляющими входами арифметико-логического блока 1, коммутатора 2 результатов арифметико-логического блока, блока З.регистров, ком- мутатора 4 первого операнда, коммутатора 5 второго операнда и с кодовым входом блока 16 коммутаторов управляющих сигналов, третий управляющий выход которого соединяется с управляющим входом коммутатора 10 контролируемых блоков, выход которого соединен с вторым информационным выходом

24 системы, с пятым межканальным вы1104696 ходом 25 и с вторым информационным входом первого блока 13 сравнения, первый информационный вход которого связан с межканальным входом 26 сравниваемой информации, а выход — с ин- 5 формационным входом буферного регистра 14 фиксации отказов, синхронизирующий вход которого соединен с П -м выходом блока 12 синхронизации и с

h-м входом блока 11 управления, инфор-1О мационный вход которого соединен с вторым информационным входом блока

3 регистров и с первым информационным входом 27 системы. Вход пуска блока 12 синхронизации соединен с 15 входом 28 пуска системы. Вход останова блока 12 синхронизации соединен с входом 29 поциклового режима системы, управляющий выход блока 12 синхронизации соединен с управляющим 20 входом блока 16 коммутаторов управляющих сигналов, а и выходов — с входами блока 11 управления, причем (П-1)-й выход блока 12 синхронизации соединен с тактирующим входом перво- 15 .го элемента И 15, у которого первый и второй управляющие входы соединены соответственно с первым и вторым управляющими выходами блока 16 коммутаторов управляющих сигналов, у ко- ЗО торого,первый информационный вход соединен с вторым информационным входом 30 системы, второй информационный вход — с выходом коммутатора 5 второго операнда, индикационный вход .З5 с третьим информационным входом 31 системы, а третин информационный выход 32 системы соединен с выходом накапливающего регистра 17 фиксации отказов, синхронизирующий вход кото- 40 рога соединен с выходом первого элемента И 15, а информационный вход— с выходом буферного регистра 14 фиксапии отказов.

В трехканальной мажоритарно-резер45 вированной системе (фиг. 2) пятый межканальный выход 25, являющийся выходом коммутатора 10 контролируемых блоков в каждом канале, соединен с межканальным входом 26 сравниваемой информации последующего канала. Каждый из межканальных выходов 19, 20, 23 и 21, являющихся входами соответствующих мажоритарных блоков 6 " 9 в каждом канале, соединен соответственно с входами двух других соседних каналов, т.е. первый межканальный выход 19 соединен с первым межканальным входом 33 первого операнда одного канала и с вторым межканальным входом 34 первого операнда другого канала, второй межканальный выход

20 — с первым межканальным входом 35 второго операнда одного канала и с вторым межканальным входом 36 второго операнда другого канала, четвертый межканальный выход 23 — с первым межканальным входом 37 микроопераций од" ного канала и с вторым межканальным входом 38 микроопераций другого канала, а третий межканальный выход 21 с первым межканальным входом 39 ад- . реса одного канала и с вторым межканальным входом 40 адреса другого канала.

Блок 3 регистров (фиг. 3) каждого канала трехканальной мажоритарно-ре- . зервированной системы содержит регистр 41 адреса числа, приемный регистр 42, регистры 43 общего назначения РОН1-POHN, причем FOHN является одновременно регистром адреса команды, счетчик 44 команд н коммутатор

45 адреса. Второй информационный вход блока 3 регистров соединен с вторым информационным входом регистра 41 адреса числа и вторым информационным входом приемного регистра 42. Первый информационный вход блока 3 регистров соединен с первыми информационными входами регистра 41 адреса числа, при емного регистра 42 и информационными входами регистров 43 общего назначе" ния, т.е. РОН1-POHN. Причем выход

POHN 43 соединен с входом счетчика

44 команд, выход которого соединен с вторым информационным входом FOHN

43. Выход приемного регистра 42 и выходы регистров 43 общего назначения соединены с первой группой информационных выходов и с второй группой информационных выходов блока 3 регистров. Выход регистра адреса команд

FOHN 43 соединен с первым информационным входом коммутатора 45 адреса, второй информационный вход которого подключен к выходу регистра 41 адреса числа, а выход — к адресному выходу блока 3 регистров, управляющий вход которого подключен к управляющим входам регистра 41 адреса числа, приемного регистра 42, каждого из N универсальных регистров 43 и коммутатора 45 адреса. Кроме того, к входу младшего разряда счетчика 44 команд подключена шина потенциала логической единицы, т.е. "+1".

9 .110469

Блок 12 синхронизации (фиг. 4) каждого канала трехканальной мажоритарно-резервированной вычислительной системы содержит асинхронный триггер

46, второй элемент И 47, синхронный 5 триггер 48, третий элемент И 49 и кольцевой регистр 50 сдвига. Вход пуска блока 12 синхронизации соединен с единичным входом асинхронного триггера 46, а вход останова блока 12 синхронизации соединен с управляющим входом второго элемента И 47, выход которого соединен с нулевым входом асинхронного триггера 46, выход которого подключен к информационному вхо- 15 ду синхронного триггера 48, выход которого соединен с управляющим входом третьего элемента И 49 и с управляющим выходом блока 12 синхронизации. Тактирующий вход третьего элемента И 49 и синхронизирующий вход синхронного триггера 48 соединены с шиной тактовой частоты. Выход третьего элемента И 49 соединен с синхронизирующим входом кольцевого регистра . 50 сдвига, и выходов которого соединены с и выходами блока 12 синхронизации, причем и -й его выход соединен в том числе с тактирующим входом второго элемента .И 47 и с информационным30 входом кольцевого регистра 50 сдвига.

Блок 16 коммутаторов управляющих сигналов (фиг. 5) содержит регистр

51 управления, элемент ИЛИ 52, второй блок 53 сравнения, коммутатор 54 результатов сравнения и коммутатор 55 управления контролем. Первый информационный вход блока 16 коммутаторов управляющих сигналов подключен к пер40 вому информационному входу регистра

51 управления, а второй информационный вход блока 16 — к второму информационному входу регистра 51 управления, первый разряд которого подклю45 чен к второму управляющему выходу блока 16, а второй разряд регистра

51 управления соединен с первым входом элемента ИЛИ 52. Первая группа выходов регистра 51 управления соединена с первым кодовым входом второго блока 53 сравнения, к второму кодовому входу которого подключен кодовый вход блока 16. Выходы второго блока 53 сравнения соединены с информационными входами коммутатора. 54 результатов сравнения, выход которого соединен с вторым входом элемента

ИЛИ 52, выход которого соединен с

10 первым управляющим выходом блока 16.

Выходы второй группы разрядов регистра 51 управления подключены к управляющему входу коммутатора 54 результатов сравнения и к первому информационному входу коммутатора 55 управления контролем, второй информационный вход которого соединен с индикационным входом блока 16, управляющий вход которого соединен с управляющим входом коммутатора 55 управления контролем, а третий управляющий выход блока 16 соединен с выходом коммутатора 55 управления контролем.

Работу трехканальной мажоритарнорезервированной системы рассмотрим, начиная с работы блока 12 синхронизации (фиг. 4). Синхронизация работы функциональных блоков системы осуществляется путем формирования тактовых импульсов, поступающих с выходов кольцевого регистра 50 при продвижении в нем единичного сигнала от первого до последнего )1 -го разряда, что и является циклом работы системы.

Триггеры 46 и 48 и элементы И 47 и

49 позволяют организовать автоматический или поцикловый режим работы системы. В исходном состоянии асинхронный триггер 46 находится в нулевом состоянии. На кольцевом регистре

50 первый разряд находится в единичном состоянии, а остальные разряды— в нулевом. По сигналу "Пуск", поступающему на единичный вход асинхронного триггера 46, он устанавливается в единичное состояние, т.е. на информационном входе синхронного триггера 48 присутствует сигнал, по которому при поступлении на его син.хронизирующий вход тактовой частоты синхронный триггер 48 устанавливается в единичное состояние. Этот потенциал является разрешающим для работы элемента И 49, а также настраивает коммутатор 55 управления контролем (фиг. 5) на пропускание информации с второй группы выходов регистра 51 управления на первый управляющий выход блока 16. С частотой и последовательностью тактов, поступающих на тактирующий вход элемента И 49, на синхронизирующем входе кольцевого регистра 50 сдвига появляются синхронизирующне сигналы, по которым происходит сдвиг единичного сигнала первого разряда и с его выходов последовательно выдаются r) синхронизирующих

1104696

t0

При выполнении какой либо-команды (из списка команд системы), например, ймпульсов, которые поступают на соответствующие и выходов блока 12 синхронизации. При этом непрерывность выработки серий синхроимпульсов обеспечивается соединением выхода последнего П --го разряда кольцевого регистра 50 сдвига с его информационным входом и подачек на синхронизирующий вход регистра 50 сдвига синхросигналов с выхода третьего элемента И 49.

При подаче сигнала на вход 29 поциклового режима работы системы, он поступает на управляющий вход второго элемента И 47. Поэтому в момент появления единичного сигнала на выходе и --го разряда кольцевого регистра 50 сдвига, на нулевом входе синхронного триггера 46 вырабатывается сигнал, который устанавливает триггер 46 в нуль. По первому тактовому импульсу, последующему после установки в нуль триггера 46, у .танавливается в нуль синхронный триггер 48 и запрещает выдачу на выход элемента

И 49 синхросигналов. В этом случае, выполнив один цикл работы, т.е. выдав серию из и синхроимпульсов, регистр 50 сдвига установится в исходное состояние — "единица" в первом 30 разряде и "нули" в остальных. Таким образом, при наличии сигнала на входе 29 системы и при подаче сигнала

"Пуск" на вход 28 пуска системы пройдет один цикл работы системы, З5 т.е. продвижение на кольцевом регистре 50 сдвига единичного сигнала с первого до последнего разряда и установка его в исходное состояние, т.е. реализуется один цикл поцикло- 4р вого режима работы системы.

Рассмотрим работу трехканальной мажоритарно-резервированной системы при основном ее функционировании в . автоматическом режиме без фиксирования отказов в накапливающем регистре 17 фиксации отказов. Этот режим осуществляется при отсутствии разрешающего потенциала на первом управляющем входе первого элемента И 15, т. е. нулевом состоянии первого разряда регистра 51 управления в блоке 16 коммутаторов управляющих сигналов (фиг. 1 и 5). Причем состояние остальных разрядов регистра 51 управления в этом случае безразлично. в режиме регистр-регистр, первый операнд с выхода i-го регистра 43, номер которого определяется полем R1 рекущего командного слова, поступает через первую группу информационных выходов блока 3 регистров и коммутатор 4 первого операнда на вход мажоритарного блока 6 первого операнда и на пятый информационный вход коммутатора 10 контролируемых блоков своего канала и через межканальные выходы 19 на межканальные входы 33 и 34 соседних каналов системы. Второй операнд с выхода j-ro регистра 43, номер которого в режиме регистр-регистр определяется полем R2 этого же командного слова, поступает через вторую группу информационных выходов блока

3 регистров и коммутатор 5 второго операнда на вход мажоритарного блока 7, второго операнда, на второй информационный вход блока 16 коммутаторов управляющих сигналов, на второй информационный вход коммутатора 10 контролируемых блоков и через межканальные выходы 20 на межканальные входы 35 и 36 соседних каналов системы.

Режим память-регистр отличается от режима регистр-регистр тем, что второй операнд через первый информационный вход 27 системы и второй информационный вход блока 3 регистров поступает на второй информационный вход приемного регистра 42 из ячейки

ЗУ, адрес которой был сформирован на регистре 41 адреса числа и выдан в

ЗУ через коммутатор 45 адреса, адресный выход блока 3 регистров на вход мажоритарного блока 9 адреса, четвертый информационный вход коммутатора

10 контролируемых блоков своего канала и через межканальные выходы 21 адреса на межканальные входы 39 и 40 адреса соседних каналов системы.

Таким образом, мажоритарный адрес выдается в ЗУ из каналов системы через адресные выходы 22. В этом случае второй операнд поступает на информационные входы коммутатора 5 второго операнда из приемного регистра

42 блока 3 регистров. Мажоритированная информация, т.е. первый и второй операнды, поступает на первый и второй информационные входы арифметикологического блока 1. Результат операции с выходов арифметико-логического блока 1 через коммутатор 2 результа-13 11046 тов арифметико-логического блока поступает на третий информационный вход коммутатора 10 контролируемых блоков и на первый информационный вход блока 3 регистров, т.е. на один иэ его регистров 43 общего назначения. Если в выполняемой команде не был сформирован условный или безусловный переход к выполнению k-й команды, адрес следующей команды формируется прибав- 10 лением " 1" в счетчике 44 команды и отсыпается снова в регистр общего назначения FOHN 43, являющийся одновременно регистром адреса команд, а иэ него через коммутатор 45 адреса— на адресный выход блока 3 регистров.

Новое командное слово поступает из

ЗУ через первый информационный вход

27 системы в блок 11 управления. Расшифровав командное слово согласно (4), >о блок 11 управления с помощью блока

12 синхронизации вырабатывает последовательно необходимые для выполнения этой команды микрооперации, которые поступают на первый информационный вход коммутатора 10 контролируемых блоков, на вход мажоритарного блока

8 своего канала и через межканальные выходы 23 микроопераций на межканальные входы 37 и 38 микроопераций соседних каналов системы. Иажоритированные микрооперации поступают на управляющие входы всех функциональных блоков системы с выходом мажоритарных блоков 8 микроопераций.

Таким образом, на информационных входах коммутатора 10 контролируемых блоков за время выполнения любой команды присутствуют все вырабатываемые микрооперации и вся участвующая в работе информация, т.е. информация всех функциональных узлов. Управляет коммутатором 10 контролируемых блоков блок 16 коммутаторов управляющих сигналов °

Для работы в режиме фиксирования отказов на программно-доступный регистр 51 управления блока 16 коммутаторов управляющих сигналов (фиг.5) через второй информационныи вход по

50 программе или через первый информационный вход блока 16 с второго информационного входа 30 системы посылается код, в котором единица в первом разряде регистра 51 управления, выход которого поступает на первый управляющий вход элемента И 15, разрешает режим фиксирования отказов.

96 14

Выходы второй группы разрядов регистра 51 управления, передаваемые на третий управляющий выход блока 16 через коммутатор 55 управления контролем, настраиваемый на данную передачу единичным сигналом с управляющего выхода блока 12 синхронизации, управляют коммутатором 10 контролируемых блоков. Таким образом на выход коммутатора 10 контролируемых блоков передается информация с выходов соответствующего блока, выбор. которого осуществляется соответствующим кодом второй группы разрядов регистра 51 управления.

С выхода коммутатора 10 контролируемьм блоков информация подается на второй информационный вход первого блока 13 сравнения своего канала и через пятый межканальный выход 25 на первый информационный вход первого блока 13 сравнения последующего канала, а на первый информационный вход первого блока 13 сравнения своего канала через межканальный вход

26 сравниваемой информации поступает информация с выхода коммутатора 10 контролируемых блоков предыдущего канала. Аа первом блоке 13 сравнения производится поразрядное сравнение информации двух каналов, и результат сравнения (несравнение при браке) по заднему фронту синхросигнала с q --ro выхода блока 12 синхронизации запоминается на время одного цикла в буферном регистре 14 фиксации отказов.

В следующем цикле работы блока 12 синхронизации по его (n-1)-му такту, поступающему на тактирующий вход элемента И 15, вырабатывается синхросигнал, разрешающий перезапись содержимого буферного регистра 14 фиксации отказов в накапливающей регистр 17 фиксации отказов. Содержимое накапливающего регистра 17 фиксации отказов через третий информационный выход 32 системы поступает для обработки в испытательную аппаратуру.

Поскольку на вход коммутатора 10 контролируемых блоков может быть подключена любая магистраль, пропускающая в разное время информацию различных регистров или разных выходов какого-либо функционального блока, то выбор конкретного регистра или узла на контролируемой магистрали определяется состоянием первой группы разрядов регистра 51 управления при ну16

1104696 левом значении второго разряда этого же регистра 51, который подключен на первый вход элемента ИЛИ 52. Моментом времени, определяющим присутствие контролируемого регистра или 5 соответствующего узла блока на выходе магистрали, служит появление на втором кодовом входе второго блока53 сравнения микрооперации, по которой информация заданного регистра или узла блока пропускается через контролируемую магистраль. Т.е. на выходе элемента ИЛИ 52 будет разрешающий потенциал только во время присутствия этой микрооперации. Единичное состояние второго разряда регистра 51 управления запрещает селектирование контролируемой магистрали, т.е. на выходе элемента ИЛИ 52 все время присутствует разрешающий потен- 2о циал для срабатывания no n -му такту из блока 12 синхронизации первого элемента И 15, таким об1.аэом производится так называемое интегральное обнаружение любого отказа. 25

Таким образом, работа в режиме фиксирования отказов заключается в и том, что после приведения системы в исходное состояние накапливающий регистр 17 фиксации отказов устанавливается в нулевое состояние, а на регистр 51 управления блока 16 коммутаторов управляющих сигналов из второго информационного входа 30 системы или по программе с выхода комму-З5 татора 5 второго операнда записывается код, в котором единица в первом разряде разрешает режим фиксирования отказов, т.е. на первом управляющем входе первого элемента И 15 устанавливается разрешающий потенциал.

Разряды второй группы, управляющие через коммутатор 55 управления контролем коммутатором 10 контролируемых блоков, устанавливаются в состояние, 4> по которому на выход коммутатора 10 контролируемых блоков пропускается информация с выхода какого-либо блока, например с выхода коммутатора 4 первого операнда. При необходимости

50 селектирования информации по этому входу разряды первой группы регистра

51 управления устанавливаются в соответствующее состояние, а второй разряд регистра 51 управления устанавли5$ вается в нулевое состояние.

Если при выполнении программы в каком-либо канале системы происходит отказ, на выходе первого блока 13 сравнения этого и предшествующего каналов системы происходит выдача сигналов несравнения информации. По последнему и -му синхросигналу цикла выполнения команды, при выполнении которой происходит отказ, единица несравнения записывается в соответствующий разряд буферного регистра

4 фиксации отказов, а в следующем цикле по (и-!)-му синхросигналу блока 12 синхронизации информация об отказе из буферного регистра 14 фиксации отказов переписывается в накапливающий регистр 17 фиксации отказов. Состояние накапливающего регистра 17 фиксации отказов поступает в пульт, в котором при наличии единицы несравнения в любом разряде формируется сигнал "поцикловый", который по входу 29 останова поступает в систему и в блок 12 синхронизации.

Происходит останов программы и оператор с пульта через третий информаци! онный вход 31 системы, с помощью коммутатора 55 управления контролем в блоке 16 коммутаторов управляющих сигналов, управляя коммутатором 10 контролируемых блоков, определяет адрес и команду, при выполнении которой происходит отказ. Выполнив повторно эту команду в поцикловом режиме, оператор с помощью коммутатора

10 контролируемых блоков может просто определить неисправный узел, в большинстве случаев с точностью до элемента.

Кроме того, этот режим. может применяться не только при поиске и локализации неисправности, но и при отладках программ.

Как показали результаты испытаний трехканальная мажоритарно-резервиро-. ванная система по сравнению с известной позволила на 15Х увеличить быстродействие и в 2-3 раза сократить время поиска и локализации отказавшего элемента или узла, что увеличивало долю времени эксплуатации по отношению ко времени непроизводительных затрат при ремонте, возможность выполнения тестов программы в поцикловом режиме с достаточно полной информацией о состоянии регистров и отдельных узлов, выдаваемой при этом в испытательную аппаратуру, позволило автоматизировать диагностику отказов трехканальной мажоритарно-резервированной системы.

1104696

1104696

1 104696

1104696

Составитель В.Иаксимов

Техред А. Бабинец Корректор И. Эрдейи

Редактор А.ИЬппкина филиал ППП "Патент", r.Óæãîðîä,óë. Проектная, 4

Заказ 5326/4Е Тираж 783 Поднисное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раувская наб., д. 4/5