Запоминающее устройство с многоформатным доступом к данным

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ШЮГОФОРМАТНЫМ ДОСТУПОМ К ДАННЫМ, содержащее регистр типа обращений, регистр адреса, первый сумматор по модулю два, матричный блок памяти, мультиплексор и регистр данных, причем выход регистра типа обращений соединен с одним из входов первого сумматора по модулю два, выход Которого соединен с первым адресным входом матричного блока памяти, выход регистра адреса соединен с вторым входом первого сумматора по модулю два и вторым адресным входом матричного блока памяти, информационный выход которого соединен со входом мультиплексора, выход которого подключен к входу регистра данных , отличаю ; ееся тем, что, с целью расширения области применения устройства за счет обеспечениятрехмерного доступа к данным , в него введены дополнительные матричные блоки памяти и мультиплексоры , регистр номера столбца, второй и третий сумматоры по модулю два, триггер режима, регистр номера матрицы памяти, первый и второй дешифраторы , причем первые адресные входы дополнительных матричных блоков памяти подключены к выходу первого сумматора по модулю два, вторые адресные входы - к выходу регистра адреса и к первому входу второго сумматора по модулю два, выход которого соединен с входом первого дешифратора, с первыми управляющими входами мультиплексоров и с первым входом третьего сумматора по модулю два, выход которого соединен с вторыми управляющими входами мультиплексоров , информационные выходы дополнительных мультиплексоров подключены к входам регистра данных, информационные входы - к соответствующим выходам дополнительных матричных блоков памяти, прямой выход триггера режима соединен с вторьпч входом третьего сумматора по модулю Q два и стробирующим входом первого эо дешифратора, выходы, которого подклюг СП чены к третьим адресным входам матричных блоков памяти, инверсный о выход триггера режима соединен с стробирующим входом второго дешифратора , вход которого соединен с выходом регистра номера матрицы памяти, а выходы подключены к четвертым адресньм входам матричных блоков памяти, выход регистра номера столбца соединен с вторым входом второго сумкатора по модулю два.

09) (11) СОЮЗ ССВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

j )) G 11 С 15/00

ОПИСАНИЕ ИЗ06РЕТЕНИЯ И

Й АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3539217/18-24 (22) 10. 01 . 83 (46) 15.08.84 Бюл. Р 30 (72) В.В.Каверзнев и Е.А.Иетлицкий (71) Ленинградский ордена Ленина электротехнический институт им.

В.И.Ульянова (Ленина) (53) 681.327 (088.8) (56) 1. Кохонен Т. Ассоциативные запоминающие устройства. M. "Иир", 1982, с. 176.

2. Патент США Р 3800289, кл. 340-172.5, опублик. 1974 (прототип). (54) (57) ЗАПОИИНАЮЩЕЕ УСТРОЙСТВО С

ИНОГОФОРИАТНЪ|И ДОСТУПОИ К ДАННЫИ, с одержащее р е гистр типа обращений, регистр адреса, первый сумматор по модулю два, матричный блок памяти, мультиплексор и регистр данных, причем выход регистра типа обращений соединен с одним из входов первого сумматора по модулю два, выход которого соединен с первым адресным входом матричного блока памяти, выход регистра адреса соединен с вторым входом первого сумматора по модулю два и вторым адресным входом матричного блока памяти, информационный выход которого соединен со входом мультиплексора, выход которого подключен к входу регистра данных, отличаюп;ееся тем, что, с целью расширения области применения устройства за счет обес«. печения, трехмерного доступа к данным, в него введены дополнительные матричные блоки памяти и мультиплексоры, регистр номера столбца, второй и третий сумматоры по модулю два, триггер режима, регистр номера матрицы памяти, первый и второй деияфра" торы, причем первые адресные входы дополнительных матричных блоков памяти подключены к выходу первого сумматора по модулю два, вторые адресные входы — к выходу регистра адреса и к первому входу второго сумматора по модулю два, выход которого соединен с входом первого дешифратора, с первыми управляющими входами мультиплексоров и с первым входом третьего сумматора по модулю два, выход которого соединен с вторыми управляющими входами мультиплексоров, информационные выходы дополнительных мультиплексоров подключены к входам регистра данных, информационные входы. — к соответствующим выходам дополнительных матричных блоков памяти, прямой выход триггера режима соединен с вторым входом третьего сумматора по модулю два и стробирующим входом первого дешифратора, выходы. которого подклю-, чены к третьим адресным входам матричных блоков памяти, инверсный выход триггера режима соединен с стробирующим входом второго дешифратора, вход которого соединен с выходом регистра номера матрицы памяти, а выходы подключены к четвертым адресным входам матричных блоков памяти, выход регистра номера столбца соединен с вторым входом второго сумматора Во модулю цва.

Ф 11085

Изобретение относится к вычисли-— тельной технике, в частности к запоминающим устройствам, и может быть использовано в специализированных системах хранения и цифровой обработки изображений, а также в ассоциативных вычислительных системах.

Известно запоминающее ;стройство с многоформатным доступом к данным содержащее блок памяти и средства 10 диагональной адресации, допускающие хранение двумерных бинарных массивов с возможностью параллельного доступа к их строкам и столбцам 13.

Недостатком этого устройства являются большие аппаратные затраты, Наиболее близким техническим решением к изобретению является ассоциативное запоминающее устройство, содержащее регистр типа обращений, регистр адреса, сумматор по модулю два, блок мультиплексоров, регистр данных и блок памяти, причем выход регистра типа обращений соединен с одним иэ входов сумматора по модулю два, выход которого соединен с первым адресным входом блока памяти, выход регистра адреса соединен с управляющим входом блока мультиплексоров данных, вторым входом 30 сумматора по модулю два и вторым адресным входом блока памяти, выход которого соединен через блок мультиплексоров с регистром данных.

Блок памяти этого устройства постро35 ен на интегральных микросхемах памяти емкостью 2 бит каждая, где К=

1,2,3,.... Для хранения информации используется W интегральных микросхем памяти (Я=Р) . Для реализации многоформатного (к строкам и столб40 цам) доступа, элементы запоминаемой матрицы (бинарного массива W W) размещаются в интегральных микросхемах памяти таким образом, чтобы

45 все элементы любой строки или столбца попадали в разные микросхемы памяти. Это обеспечивает возможнбсть одновременной выборки произвольной строки или:столбца. Для описания соответствия между элементами за50 поминаемой матрицы, номерами интеграль ных микросхем памяти и адресами в них введем следующие обозначения:

J, I - номер столбца, строки запоминаемой матрицы: 3 = 0 —;. (W-1); 55

I = 0 - (W-1); N — номер интегральной микросхемы памяти Н = О+(М-1);

А — R — разрядный адрес, определяющий выборку бита в одной микросхеме памяти, S — - тип обращения, S

0 —: (W-1), Конкретные значения J I N, A, S можно рассматривать как двоичные векторы и обозначить соответственно J», I, N, А, S». В дальнейшем используются поразрядные операции коньюнкции Л, дизъюнкции Y сложения по модулю два Э и отрицание — над двоичными векторами.

Каждый двоичный элемент запоминаемой матрицы с координатами I J хранится в микросхеме памяти, код номера которой- определяется из соотношения:

N= I OJ (1) Для подачи адресов на микросхемы памяти используются две шины Х и У.

По шине Х подается код адреса (Х") с регистра адреса устройства, а по шине Y поступает код (Y ) с выхода сумматора по модулю два, на вход

+ которого заведены Х и S т.е.

Y=XO+S

Такое соединение обеспечивает 5 различных способов обращения, при4

* чем при S = 000.. ° 0 обращение про-. исходит к строкам запоминаемой матрицы, а при $ = 111...1 — к столбцам запоминаемой матрицы. Номер строки и столбца задается кодом Х+

Выражение (1), определяющее распределение элементов строк (столбцов) по микросхемам памяти, указывает, что для различных строк (столбцов) порядок элементов на шине данных блока памяти различный. Этот порядок для строки (столбца) с номером I (3) определяется соответствующим диадным (по модулю два) сдвигом.

Чтобы обеспечить однозначную упоря;доченность при выборке любой строки (столбца) в устройстве используется мультиплексор данных, состоящий из Iog W групп. Каждая группа реализует перестановку элементов строки (столбца), соответствующую

„o диадному сдвигу определенного

2", 2,..., 2 порядка. Управление включения групп мультиплексора данных осуществляется в зависимости от состояния разрядов регистра адреса <21.

Непостатком этого устройства является невозможность реализации

1108507 тр ехмер ной запоминающей среды, в которой наряду с многоформатными обращениями к элементам битовой матрицы памяти допускалась бы возможность доступа к словам, К разрядов которых распределены в К матрицах битовой памяти, что сужает область применения устройства.

Целью изобретения является расширение области применения запоминающего устройства с многоформатным доступом к -данным за счет обеспечениявозможности хранения трехмерного . битового массива данных (двумерного массива многоразрядных данных) и организации трехмерного доступа к ним: к строкам и столбцам любой матрицы, а также к словам, разряды. которых распределены во всех матрицах памяти.

Поставленная цель достигается тем, что в запоминающее устройство с многоформатным доступом к данным, содержащее регистр типа обращений, регистр адреса, первый сумматор по модулю два, мультиплексор, регистр . данных и матричный блок памяти, причем выход регистра типа обращений соединен с одним из входов первого сумматора по модулю два, выход которого соединен с первым адресным входом матричного блока памяти, выход регистра адреса соединен с вторым входом первого сумматора по модулю два и вторым адресным входом матричного блока памяти, информационный выход которого соединен с входом мультиплексора, выход которого подключен к входу регистра данных, введены дополнительные матричные блоки памяти и мультиплексоры,.регистр номера столбца, второй и третий сумматоры по модулю два, триггер режима, регистр номера матрицы памяти и первый и второй дешифраторы, причем первые адресные входы дополнительных матричных блоков памяти подключены к выходу первогс сумматора по модулю два, вторые адресные входы — к выходу регистра адреса и к первому входу второго сумматора по модулю два, выход которого соединен с входом первого дешифратора, с первыми yqравляющими входами мультиплексоров и с первым входом третьего сумматора по модулю два, выход которого соединен с вторыми управляющими входами мультиплексоров, информационные выходы дополнительных мультиплексоров подключены к входам регистра

-данных, информационные входы - к

5 соответствующим выходам дополнительных матричных блоков памяти, прямой выход триггера режима соединен с вторым входом третьего сумматора по модулю два и стробирующим

10 входам первого дешифратора, выходы которого подключены к третьим адресным входам матричных блоков памяти, инверсный выход триггера режима соединен с стробирующим вхо15 дом второго дешифратора, вход которого соединен с выходом регистра. номера матрицы памяти, а выходы подключены к четвертым адресным входам матричных блоков памяти, выход регистра номера столбца соединен с вторым входом второго сумматора по модулю два.

На фиг. 1 изображена структурная схема устройства, на фиг. 2 — три

25 основных вида обращений, соответствующие трехмерной организации доступа к данным, на фиг. 3 — схема организации.разрешающих сигналов в матричном блоке памяти, на фиг. 4 — схема соединения управляющих входов мультиплексоров.

Запоминающее устройство с многоформатным доступом к данным (см. фиг. 1) содержит регистр 1 типа

55 обращений, первый сумматор 2 по модулю два, регистр 3 адреса, матричные блоки 4 памяти, мультиплексоры

5, регистр 6 данных, первый дешифра-. тор 7, регистр 8 номера столбца, второй сумматор 9 по модулю два, триггер 10 режима, третий сумматор

11 по модулю два, регистр 12 номера матрицы, второй дешифратор 13.

Рассмотрим работу устройства в режиме обращения к строкам (столбцам) матрицы (см. фиг. 2 а,б).Перед началом работы триггер 10 режиl l l l ма работы устанавливается в 0

50 . задается .тип обращения (код S записывается в регистр 1 типа обращений), задается адрес обращения (код Х+ записывается в регистр 3 адреса), задается номер матрицы, к которой должно произойти обращение

55 (код К записывается в регистр 12), Ъ и обнуляется регистр 8 номера столбца. К-ый выход дешифратора 13 разрешает работу с соответствующей матри"

1108507!

Из (3) получают

F =KQN

30 (2) Пример для = 8, I= 3, 3 = 4 иллюстрируется на фиг, 4.

Использование предлагаемого запоминающего устройства с многоформатным доступом к данным позволяет наращивать матрицы памяти и работать с двумерным массивом многоразрядных данных, применяя все способы обращения для любого битового слоя, что

40 и в прототипе ° Кроме того, устройство позволяет обращаться к словам, разряды которых размещены во всех матрицах памяти.. Оно может применяться в системах цифровой обработ4 ки изображений или других многомерных массивов информации, где есть необходимость обращения как к отдельному слову, так и к строке или столбу любого битового слоя массива слов. При этом может быть существенно сокращено количество обращений к памяти. цей памяти. Схема разрешающих сигналов внутри блока памяти может бьть, например, такой, как представлено на фнг. 3, т.е. содержащей элементы

ИДИ 14 и микросхемы 15 памяти (схема дана для 9 8).

При этом на первый адресный вход блоков 4 поступает код Y -Х ® 3+, а яа второй - код Х, который храй нится в регистре 3 адреса. Определяют какой код подается в рассматриваемом режиме на управляющие входы мул ьтипл екс ор ов .

Управляющие входы каждого элементарного мультиплексора обозначены

16-23 и входят в состав мультиплексора 5, F=f <, fz<,...,f (фиг.4) .

Эти входы соединяются с соответствующими шинами Ь = 1«, 1 являющимися вторыми управляющими входами мультиплексора, если в соответствующих разрядах кода номера матрицы К =Ко1, К,д,..., Ко есть

% единица, а оставшиеся входы соединяются с соответствующими шинами

N nä, у пят у ° ° ° y Ilp являющимися первыми управляющими входами мультиплексоров. Такое соединение описывается выражением:

F"= =(K л N ) ч (K n L ) Так как N = Х О+ J, где Х вЂ” код, находящийся в регистре 3 адреса, J"- код, находящийся в регистре 8 номера столбца (в данном режиме J =

0...0), а К"- код, получаемый на выходе второго сумматора 9 по модулю два, то N = Х . Кроме того L»=

М & Q»,,где L — код на выходе третьего сумматора 11 по модулю два, а Q - код, получаемый размножением выхода триггера 10 режима работы на R разрядов (в рассматриваемом случае Q = 0...0) . Следовательно, L=N=X

Подставив значения 1 = Х» и N

Х в (2), получают F = Х Это значит, что информация на регистр 6 данных попадает в правильно упорядоченном виде °

Рассмотрим второй режим работы— обращение к К-разрядному слову, размещенному в К матрицах памяти (см. фиг.2 в).

Предварительно триггер 10 режима работы устанавливается в "1", в регистр 8 номера столбца заносится код J а в регистр 3 адреса — код номера строки I на пересечении которых находится искомое слово.

Кроме того, обнул:-.ется регистр 1 типа обращений. Известно, что номер

5 блока, в который помещается бит, стоящий на пересечении )-го столбца и i-ой строки, определяется из выражения

Операцию сложения кода номера столбца 3 и кода номера строки Г осуществляет второй сумматор 9 по модулю два. Дешифратор 7, на вход которого поступает код N», разрешает работу микросхем всех блоков памяти с номером И" а код в регистре 1 типа обращения S»= 00...0, и код

X+ номера строки обеспечивает пода20 чу на данный блок адреса, соответствующего первой строке. Определяют коды, управляющие мультиплексорами.

Поскольку L =. N e Q, где Q 111...1 (в данном режиме), то L" N и выражение (2) имеет вид

F = (К л N ) м (Гл й) . (3) Устройство позволяет за счет незначительного увеличения оборудования получить качественно новые возможности автоматического (без использования ресурсов процессора) преобразования форм представления данных. Так, например, устройство памяти, хранящее двумерный массив многоразрядных слов, допускает наряду с воэможностью адресной вы»O8SO 8

-борки слова выполнение обращений к любому разрядному среэу множества слов, составляющих строку или столбец двумерного массива, фиг. Г

1108507

ВНИИЕИ Заказ 58 74/38

Хираж 57 5 йодансное ф ППП оПа е, и г. УЫоррд, ул. Проектная, 4

/7g Л1 б? Р

47иГ 4