Устройство для формирования и хранения вычетов чисел по модулю три

 

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ И ХРАНЕНИЯ ВЫЧЕТОВ ЧИСЕЛ ПО МОДУЛЮ ТРИ, содержащее два триггера, причем выходы триггеров являются выходами устройства, отличающе. е с я тем, что, с целью расширения частичГ .. него диапазона работы устройства, в него введены два полусумматора и преобразователь параллельного кода в последовательный, выходы нечетных и четнёк разрядов которого соединены с первыми входами соответственно первого и второго полусумматоров, выходы которьк соединены со счетными входами соответственно первого и второго триггеров, выходы первого и второго триггеров соединены с вторыми входами соответственно второго и первого полусумматоров, информационный вход преобразователя параллельного кода в последовательный является входом 3 синхронизации устройства. (Л 7... 8нмЛ1

СОЮЗ СОВЕТСНИХ

О Ц

РЕСПУЬ ЛИК

0% 01) @1 С 06 F 11/10. ГОСУДАРСТВЕННОЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕ П.:НИЙ И ОТНРЫТ1 з 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3579265/18-24 (22) 13.04.83 (46) 23.08.84. Вюл. У 31 (72) В.Г.Глебович (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

В 388265, кл. С 06 F !1 /10, 1970.

2. Авторское свидетельство СССР

У 473184, кл. G 06 F 11/10, 1973. (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

И ХРАНЕНИЯ ВЫЧЕТОВ ЧИСЕЛ ПО МОДУЛЮ

ТРИ, содержащее два триггера, причем выходы триггеров являются выходами устройства, о т л и ч а ю щ е. е с я тем, что, с целью расширения частичного диапазона работы устройства, в него введены два полусумматора и преобразователь параллельного кода в последовательный, выходы нечетных и четньм разрядов которого соединены с первыми входами соответственно первого и второго .полусумматоров, выходы которых соединены со счетными входами соответственно первого и второго триггеров, выходы первого и второго триггеров соединены с вторыми входами соответственно второго и первого полусумматоров, информационный вход преобразователя параллельного кода в последовательный является входом синхронизации устройства. е

1109755

Изобретение относится к вычислительной технике и средствам передачи дискретной информации и может быть использовано в устройствах сопряжения цифровых вычислительных машин с периферийными устройствами.

Известно устройство для формирования остатка по модулю три, содержащее элементы И, ИЛИ, НЕ и линии задержки f13.

Частота поступления разрядов двоичного кода на вход устройства за" висит от временных параметров, применяемых линий задержки, значит из менение этой частоты вызывает необходимость в соответствующей перестройке схемы устройства. Кроме того, остаток по модулю три формируется на выходных шинах в импульсной форме, причем выходные сигналы появляются с задержкой на один такт по отношению к входным.

Наиболее близким по технической сущности к предлагаемому является устройство для формирования и хранения вычетов чисел по модулю три, содержащее два триггера, два элемента ИЛИ и два элемента задержки, причем первые входы первого и второго элементов ИЛИ являются соответственно первым и вторым информационными входами устройства, выходы первого и второго элементов ИЛИ соединены соответственно со счетными входами первого и второго триггеров, выходы которых являются выходами устройства и через соответствующие элементы задержки соединены с вторыми входами второго и первого элементов.ИЛИ соответственно, нулевые входы триггеров объединены и образуют установочный вход устройства $2 j.

Недостатком известного устройства является ограниченный частотный диапазон работы в связи .с использованием, фиксированных линий задержки.

Цель изобретения — расширение частотного диапазона работы, устройства.

Поставленная цель достигается тем, что в устройство для формирования и хранения вычетов чисел по модулю три, содержащее два триггера, причем выходы триггеров являются выходами устройства, введены .два полусумматора и преобразователь параллельного кода в последовательный, выходы нечетных и четных. разрядов которого соединены с. первыми входами соответственно первого и второго полусумматоров, выходы которыХ сОединены со счетными входами соответственно первого и второго триггеров, выходы первого и вто5 рого. триггеров соединены с вторыми входами соответственно второго и первого полусумматоров, информационный вход преобразователя параллельного кода в последовательный является вхо10

0 дом синхронизации устройства.

На фиг. 1 изображена структурная схема устройства для формирования и хранения вычетов чисел по модулю три; на фиг. 2 - структурная схема преьб11 разователя параллельного кода в по- следовательный; на фиг. 3 — временная диаграмма работы устройства.

Устройство для формирования и хранения вычетов чисел по модулю три

0 содержит полусумматоры 1 и 2, выход 3 нечетного разряда и выход 4 четного разряда преобразователя 5 параллельного кода в последовательный, триггеры 6 и 7.

Преобразователь 5 параллельного кода в последовательный (фиг. 2) содержит регистр 8 сдвига, третий триггер 9, элементы И 10 и 11.

В устройстве для формирования и

30 хранения вычетов чисел по модулю три выходы 3,4 первого и второго элементов И 10, 11, соединены соответственно с первыми входами первого и второго полусумматоров 1, 2, выходы

З1 которых соединены со счетными входа.ми первого 7 и второго 6 триггеров соответственно. Выходы триггеров 6 и ? являются выходами устройства.

Вторые входы первого 1 и второго 2

40 полусумматоров соединены соответственно с выходами второго 6 и первого 7 триггеров.

Выход регистра 8 соединен с пер4 выми,входами пеРвого и втоРого элементов И 10,11, третьи входы которых соединены с входом сдвига регистра 8 сдвига, входом синхронизации устройства и счетным входом триггера 9, инверсный и прямой выходы которого соединены с вторыми входами первого и второго элементов И 10, 11 соответственно.

Устройство для формирования вычетов по модулю три работает следующим образом.

Перед началом проверки триггеры 6 и 7 устанавливаются в состояние "11" сигналом "Сброс" (цепи сброса на схе1109755

Аналогичным свертка чисел:

0111

1001

1011

1.1 10

1111 образом формируется

«01»

»11»

»01» . »10»

»1 1»

»10»

»11»

»f0»

»11»

S0 ме не показаны) . При этом на вторых входах полусумматоров устанавливаются единичные логические потенциалы, которые затем проходят на счетные входы триггеров 6, 7. Допустим, пере- з дается кодовое слово 0001 (фиг. Зи).

В таком случае единичный импульс через полусумматор 1, логическим нулем пройдет на вход триггера 7. Триггер 7 переключается в нулевое состоя10 ние (все триггеры устройства и регистр переключаются при подаче на их входы отрицательного перепада логическая единица — логический нуль) передает отрицательный перепад через полусумматор 2 на вход триггера 6.

Триггер 6 также переключится в нулевое состояние, в резульгате чего на выходе полусумматора 1 установится единичный логический потенциал, определяемый наличием информационного ияпульса на первом входе данного полусумматора. По завершении информационного импульса отрицательный перепад формируется на выходе полусумматора 1

25 и входе триггера 7 ° Триггер 7 переключается в единичное логическое состояние. Таким образом, свертка числа 0001 по модулю три соответствует значению триггеров б и 7 »01».

При поступлении на входы устройст ва числа 0010 формирование свертки осуществляется как и в случае, описанном выше. Однако работа устройства в этом случае начинается с записи информации в триггер 6 через полу. сумматор 2. В результате свертке числа 0010 соответствует состояние триггеров 6 и 7 »10».

При формировании свертки числа

0011 сначала происходит переключение триггеров 6, 7 в состояние »01».

Затем (фиг. 35) информационный импульс по шине 4 проинвертируется полусумматором 2 и по отрицательному. 45 перепаду переключает триггер 6, что соответствует свертке числа 0011 »11".

При формировании свертки числа

0101 (аналогичным образом чисел 1010, 1101) при поступлении на выход 3 преобразователя 5 первого импульса, характеризующего младший разряд кода 0 101, имеющего значение весовой. функции, равное »!"., происходит переключение триггеров 6 и 7 (фиг.ЗЬ) в состояние »Ot» Затем по заднему фронту следующего импульса, также поступившего на выход 3 преобразователя 5, происходит срабатывание триг". гера 7, отрицательный перепад на выходе которого устанавливает триггер б в единичное состояние.

Таким образом, свертке .числа 0101 соответствует состояние триггеров б . и 7 ".10». Аналогично для чисел 1010, 1101 будет свертка »01».

Преобразователь 5 параллельного кода в последовательный работает следующим образом.

Перед началом работы регистр 8 и триггер 9 устанавливают в исходное состояние (в регистр по импульсу записи записывается код, который требуется последовательно выдать, и триггер 9 обнуляется сигналом "Сброс".

Цепи, по которым осуществляется запись информации в регистр 8 и сброс триггера 9 на схеме не показаны).

При этом на выходах элементов И 10 11 устанавливаются нулевые логические потенциалы.

Допустим, в регистр 8 записан предварительно код 0011.

В этом случае первый импульс тактовой последовательности проходит на выход элемента И 10 (иа последовательном выходе регистра 8 единичный потенциал младшего разряда кода 0011, триггер 9 в нулевом состоянии), на выходе элемента И 11 сохраняется нулевой логический потенциал. По заднему фронту данного импульса в регистре 8 происходит смещение кода на один разряд в направлении выдачи (устанавливается код 0001) и триггер 9 переключается в единичное состояние. Второй тактовый импульс проходит на выход элемента И 11., так как триггер 9 находится в единичном состоянии. На выходе элемента И 10 при этом сохраняется нулевой потенциал. По заднему фронту данного импульса в регистре 8 происходит смещение кода еще на один разряд (устанавливается код 0000) и триггер 9 переключается в нулевое состояние.

Два последующих импульса не изменя- пульсами на выходах нечетных 3 и четют состояния преобразователя, так как ных 4 разрядов информации преобразов регистре 8 единичная информация пе- вателя 5. редаваемого кода исчерпана, и на вы- Таким образом, предлагаемое устройходах элементов И 10, 1! сохраняются ство для формирования и хранения выче-. нулевые логические потенциалы. тов чисел по модулю три без какихТаким образом, триггер 9, опреде- либо доработок может быть использоваляя четность передаваемого разряда но в устройствах сопряжения цифровых информации регистра 8, обеспечивает вычислительных машин с периферийными соответствующее распределение единич- устроиствами, работающими на плаваю- о ной информации передаваемого кода им- щих или переменных частотах.

1109755

ВНИИПИ Заказ 6085/34 Тираж 699 Подписное

Фиииаи ППП "Патент", и Уагород,ул.Проектиая, 4