Устройство для цифровой фильтрации

Авторы патента:

УСТРОЙСТВО ДЛЯЦИФРОВОЙ ФИЛЬТРАЦИИ, содержащее первый блок постоянной памяти, первый резистор, установочный вход которого является информационным входом устройства, первый умножитель, выход которого соединен с первым входом первого сумматора , выход кдторого подключен к информационному входу второго регистра , информационный выход которого подключен к информационному входу третьего регистра, информационный выход которого соединен с первым входом первого умножителя, установочный вход третьего регистра подключен к информационному выходу четвертого регистра, информационный вход которого является входом задания первого коэффициента устройства, второй вход первого сумматора соединен с информационным выходом пятого регистра , информационный вход которого является входом задания второго коэффициента устройства, второй сумматор , шестой регистр, седьмой регистр, информационный выход которого соединен с первым входом блока сравнения и первым входом второго умножителя, выход которого подключен к первому входу третьего сзт матора, второй вход которого соединен с информационным выходом восьмого регистра, информационный вход которого является i входом задания третьего коэффициента устройства, второй вход второго (Л умножителя соединен с информационным выходом девятого регистра, информационный вход которого является .входом задания, четвертого коэффициента устройства, входом задания пятого коэффициента которого является второй вход блока сравнения, выход которого является информационным выходом устройства, блок синхронизасо ции, отличающееся тем, 00 00 что, с целью повьппения быстродействия и сокращения аппаратурных затрат, со оно содержит второй блок постоянной памяти, блок памяти и счетчик, информационньй выход которого соединен с вторым входом первого умножителя и информационным входом первого регистра , информационный выход которого подключен к адресному входу блока памяти, информационный выход которого соединен с первым входом второго сумматора, выход которого подключен к информационному входу шестого регистра, информационный вы

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

09) 01) А

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

Ж; 1111ОТЕ% 6

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTKPbfTHA (21) 3576287/18-24 (22) 08.04.83 (46) 23 .08.84. Бюл. N - 3 1 (72) А.Н.Гаврилов (71) Рязанский радиотехнический институт (53) 681.32(088.8) (56) 1. Авторское свидетельство СССР к- 873412, кл. G 06 F 15/34, 1981.

2. Коршунов Ю.М;, Гаврилов А.Н., Симкин А.В. Вычисление отношения правдоподобия в задаче определения момента перехода импульсным сигналом заданного порога при действии импульсным сигналом заданного порога при действии гауссовых помех.

В кн: Обработка информации в автоматических системах. Межвузовский сборник статей. Рязань, Рязанский радиотехнический институт, 1977, вып. 5, с. 3-6 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ

ФИЛЬТРАЦИИ, содержащее первый блок постоянной памяти, первый резистор, установочный вход которого является информационным входом устройства, первый умножитель, выход которого соединен с первым входом первого сумматора, выход которого подключен к информационному входу второго регистра, информационный выход которого подключен к информационному входу третьего регистра, информационный выход которого соединен с первым входом первого умножителя, установочный вход третьего регистра подключен к информационному выходу четвертого регистра, информационный вход которого является входом задания первого

ЗС59 Н 03 Н 17 04 Н 03 Н 17/06 коэффициента устройства, второй вход первого сумматора соединен с информационным выходом пятого регистра, информационный вход которого является входом задания второго коэффициента устройства, второй сумматор, шестой регистр, седьмой регистр, информационный выход которого соединен с первым входом блока сравнения и первым входом второго умножителя, выход которого подключен к первому входу третьего сумматора, второй вход которого соединен с информациок.ным выходом восьмого регистра, информационный вход которого является входом задания третьего коэффициен- Я та устройства, второй вход второго умножителя соединен с информационным выходом девятого регистра, инфор- у ю мационный вход которого является .входом задания четвертого коэффициен-.а устройства, входом задания пятого коэффициента которого является второй вход блока сравнения, выход которого является информационным выходом устройства, блок синхронизаI ции, отличающеесятем, что, с целью повышения быстродействия и сокращения аппаратурных затрат, 1 р оно содержит второй блок постоянной памяти, блок памяти и счетчик, информационный выход которого соединен с вторым входом первого умножителя и информационным входом первого регистра, информационный выход которого подключен к адресному входу блока памяти, информационный выход которого соединен с первым входом второго сумматора, выход которого подключен к информационному входу шестого регистра, информационный вы1109889

35 ход которого соединен с адресным входом первого блока постоянной памяти, йнформационньп выход которого подключен к информационному входу седьмого регистра, выход третьего суМматора соединен с адресным входом второго блока постоянной памяти, информационный выход которого подключен к второму входу второго сумматора, информационный вход блока памяти соединен с выходом первого умножителя, первый выход блока синхронизации подключен к управляющему входу третьего регистра и счетному

- Изобретение относится к цифровой вычислительной технике и предназначено для определения! положения сигнала произвольной формы относительно заданного уровня в условиях помех и может быть использовано при решении задач обнаружения и фильтрации.

Известно устройство для фильтрации (аналоговое вероятностное реле), содержащее нелинейный интегратор с ,положительной и отрицательной обратной связью, ориентированное на обработку непрерывного сигнала С13.

Однако это устройство обеспечивает лишь квазиоптимальное решение о состоянии полезного сигнала относительно заданного уровня в условиях помех, так как получены в классе

RC-цепей из условия приближенного равенства выходного сигнала этого устройства апостериорной вероятности

V(t) =(Ð г() > а/Z(t)) пребывания полезного сигнала n(t) над уровнем а при наличии сигнала Z(t) = n(t) +

+ S(t) где S(t) вЂ” помеха.

Оптимальное решение дает цифровая обработка дискретных отсчетов Zn =

= Z (t) / t = v t (a t вЂ” шаг дискретизации) наблюдаемого сигнала Z(t) по нелинейному алгоритму, описанному в (21. Согласно этому алгоритму, апостериорная вероятность Ч)) = P(U<> а/Z ) пребывания полезного сигнала U над уровнем а при наличии наблюдения Z находится по Формуле входу счетчика, второй выход блока синхронизации соединен с управляющими входами первого и второго регистров, третий, четвертый, пятый, шестой и седьмой выходы блока синхронизации подключены к управляющим входам соответственно третьего регистра,блока памяти, первого регистра шестого и седьмого регистров, а восьмой выход блока синхронизации подключен к входу обнуления счетчика и управляющим входам четвертого пятого, восьмого и девятого регистров.

5 гдето (Z ) = P(Q /Un > а) /Р(Е/Uqk a) отношение правдоподобия, вычисляемое при гауссовой помехе Sq и равномерном распределении полезного сигнала

1О по Формуле ьф):ехр " -ехр яа)(сы)а»-el)?J> (2) где с„, 1„, с, d вЂ” const, 1. а Ч„ = (1-ц„вЂ” qÄ) Ч„+ q - (3) результат прогноза апостериорной вероятности, полученной по апостериорной вероятности V q ., вычисленной в предыдущий дискретный момент времени п-1, с учетом априорных вероятностей перехода q„= P(U))) а/VÄ a), ц = P(U„< а/U >a), представляющих собой условные вероятности перехода полезного сигнала за шаг дискретизации из состояния Б„ „ а в состояние

U„> а и наоборот.

Принятие решения )1;„ 0,1 о состоянии сигнала U относительно поро ra а производится по критерию максимума апостериорной вероятности, согласно следующему правилу:

1, ли Vи> 015 ) = (4) О, если V а 0,5

Ре««н ние $«q 1 у«;а «««вас.т и» состс-яние лолезног «сигнала О««, а, решение ф,„= 0 вЂ” на состояние 0,«а.

Ллгорйтм (1)-(4) при а = 0 может быть реализован с помощью цифрового специализированного вычислительного устройства, которое является наиболее близким по технической сущности к изобретению и которое содержит пер- 10 вый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый регистры: первый, второй и третий сумматоры, первый и второй умножители, первый и второй делитеФ ли, постоянное запоминающее устройство, устройство сравнения кодов; устройство управления, причем, первый вход вычислительного устройства соединен с входом первого регистра, 20 выход которого подключен к первому входу первого умножителя, второй

l вход которого соединен с выходом второго регистра, подключенного своим первым входом к выходу третьего 25 регистра выход первого умножителя соединен с первым входом пятого регистра и первым входом первого сумматора, второй вход которого подключен к выходу четвертого регистра; выход первого сумматора подключен к второму входу второго регистра и постоянному запоминающему устройству, выход которого соединен с первыми входами первого делителя и второго

35 сумматора, выход которого подключен к второму входу первого делителя, соединенного своим выходом с входом шестого регистра, выход которого подключен к первому входу устройства 40 сравнения кодов и второго умножителя, второй вход которого соединен с выходом восьмого регистра, а выход подключен к первому входу третьего сумматора, второй вход которого соеди45 .нен с выходом седьмого регистра, а первый и второй выходы подключены соответственно к первому и второму входам второго делителя, выход которого соединен через девять«й ре50 гистр с вторым входом второго сумматора, второй, третий, четвертый и пятый входы устройства соединены . с информационными входами соответственно третьего, четвертого, седьмого и восьмого регистров; шестой вход

55 устройства соединен с вторым входом устройства сравнения кодов, выход которого подключен к выходу угтрг йства, первый выход устройства управления соединен с первым управ- . ляющим входом второго регистра иуправляющим входом первого регистра, второй выход устройства управления соединен с вторым управляющим входом пятого регистра; третий выход устройства управления соединен с вторым управляющим входом второго регистра; четвертый выход устройства управления соединен с .первым управляющим входом пятого регистра и управляющим входом девятого регистра, пятый выход устройства управления соединен с управляющим входом шестого регистра, шестой выход устройства управления соединен с управляющими входами третьего, четвертого„ седьмого и восьмого регистров.

Известное устройство обеспечивает более высокую точность обработки по сравненик с аналоговыми вероятно" стными реле, поскольку в отличие от нпх цифровое устройство реализует оптимальный алгоритм (1)-(4).

Однако сложность аппаратурной реализации и низкое быстродействие описанного цифрового устройства ограничивает область его использования.

Целью изобретения является повышение быстродействия и сокращение аппаратурных затрат. указанная цель достигается тем, что устройство для цифровой фильтра . ции, содержащее первый блок постоянной памяти, первый регистр, установочный вход которого является информационным входом устройства, первый умножитель, выход которого соединен с первым входом первого суммато- . ра, выход которого подключен к информационному входу второго регистра, информационный выход которого подключен к информационному входу третьего регистра, информационный выход которого соединен с первым входом первого умножителя, установочный вход третьего регистра подключен к информационному выходу четвертого регистра, информационный вход которого является входом задания, первого коэффициента устройства, второй вход первого сумматора соединен с информационным в«ыходом пятого регистра, информационный вход которого является входом задания второго коэффициента устройства, второй сумматор, шестой регистр, 1109889 седьмой регистр, информационный выход которого соединен с первым входом блока .сравнения и первым входом второго умножителя, выход которого подключен к первому входу третьего 5 сумматора, второй вход которого соединен с информационным выходом восьмого регистра, информационный б вход которого является входом задания третьего коэффициента устройства, второй вход второго умножителя соединен с информационным выходом .девятого регистра, информационный вход которого является входом задания четвертого коэффициента устройства, входом задания пятого коэффициента которого является второй вход блока сравнения, выход которого является информационным выходом устройства, блок синхронизации, со- 20 держит второй блок постоянной памяти, блок памяти и счетчик, информационный выход которого соединен с вторым входом первого умножителя и информационным входом первого регистра, 25 информационный выход которого подключен к адресному входу блока памя ти, информационный выход которого соединен с первым входом второго сумматора, выход которого подключен к информационному входу шестого регистра, информационный выход которого соединен с адресным входом первого блока постоянной памяти, инфор мационный выход которого подключен

35 к информационному входу. седьмого регистра, выход третьего сумматора соединен с адресным входом второго блока постоянной памяти, .информационный выход KQTopoFo подключен к Вто 40 рому входу второго сумматора, информационйый вход блока памяти соединен с выходом первого умножителя, первый выход блока синхронизации подключен к управляющему входу третьего регистра и счетному входу счетчика, второй выход блока синхронизации соединен с управляющими входами первого и второго регистров, третий, четвертый,: пятый, шестой и седьмой выходы блока синхронизации подключены к управляющим входам соответственно третьего-регистра, блока памяти, первого регистра, шестого и седьмого регистров, а восьмой выход блока синхронизации подключен к входу обнуления счетчика и управляющим входам четвертого, пятого, восьмого и девятого регистров.

На фиг. 1 приведена структурная схема предлагаемого устройства, на фиг. 2 вЂ” структурная схема блока синхронизации; на фиг. 3 и 4 вЂ” временные диаграммы работы устройства.

Устройство содержит регистры 1-9, сумматоры 10-12, умножители 13 и 14, счетчик 15, блок 16 памяти, блоки

17 и 18 постоянной памяти, блок 19 сравнения (кодов), блок 20 синхронизации.

Блок синхронизации (фиг,2) содержит генератор тактовых импульсов

21, элемент И 22, счетчик 23, дешифратор 24, счетчики 26 и 25, дешифратор 27, кнопку записи априорной информации 28, переключатель режимов работы 29, элемент задержки 30. Зле менты 22-25 28 и 30 работают в режим ме настройки, элементы 26 и 27 вЂ” в рабочем режиме, генератор 21 работает в обоих режимах.

В исходном состоянии переключатель 29 разомкнут, и сигнал перейолнения счетчика 25 запирает эле мент И 22. При формировании управляющего сигнала уб кнопкой 28 осуществляется обнуление счетчика 25.

Тактовые импульсы с генератора 21 проходят через элемент И 22 на счетный вход счетчика 23, осуществляющего смену адреса на адресных шинах дешифратора 24. При этом на выходы дешифратора 24 последовательно проходят стробирующие импульсы от генератора 21. С четырех выходов . дешифратора 24, выбираемых в соответствии с временной диаграммой, представленной на фиг. 3, снимаются управляющие импульсы у1, у2, УЗ, у4.

Задержанным импульсом,.у4 с выхода дешифратора 24 осуществляется обнуление счетчика 23, после чего цикл формирования управляющих сигналов у1, у2, уЗ, у4 повторяется. Одновременно задержанный импульс .у4 подается на счетный вход счетчика циклов 25, который считает до- N,= Р где n - разрядность, с которой представляется наблюдаемый сигнал

Zg. При записи в счетчик 25 N импульсов элемент И 22 запирается сигналом переполнения счетчика 25. Запись в блок 16 прекращается.

В рабочем режиме с помощью переключателя 29 импульсы от генератора

21 подаются на счетчик 26, и .стробирующий вход де1пифратора 27. С перво7 1109889 8 го, пятого и шестого выходов дешифратора 27 снимаются управляющие импульсы у5, уб, у7. Импульсом с седьмого выхода дешифратора 27 осуществляется обнуление счетчика 26 для 5 повторения цикла формирования импульсов у5, уб, у7. Формирование управляющего сигнала у8 может быть осуществлено путем подачи с помощью кнопки 28 потенциала +4,5 В на входы записи регистров 23, 24, 28 и 29.

В работе устройства различаются два режима: режим настройки на полезный сигнал, характеризуемый вероятностями перехода (о,и с, и помеху, характеризуемую значениями коэффициентов с и d, которые зависят от величины дисперсии помехи,и рабочий режим.

Настройка заключается в том, что априорная информация о сигнале и помехе в виде коэффициентов 1 вЂ” о,вЂ” вЂ” цю, d и с заносится в регистры 3, 9, 3 и 4 соответственно. Далее для каждого значения наблюдаемого сигнала Е, устанавливаемого счетчикбм

15, вычисляются значения переменной х, представляющей собой показатель ,отношения правдоподобия (2) . Полу ченные результаты заносятся по адресу Z в блок 16. Вычисление значений переменной х производится с помощью счетчика 15, умножителя 13, сумматора 10 и регистров 1-5. По1 скольку вычисление значений переменной х производится в режиме настройки, в схеме настройки могут быть использованы медленно действующие устройства.

В рабочем режиме с помощью быстродействующих матричного умножителя 14 и комбинационного сумматора 12 л вычисляется переменная Ч . Параплельно из блока 16 по адресу Е вы- 4

45 бирается значение переменной х . Пе.вЂ” ременная х формируется на сумматоре

11. Для формирования переменных V и х используются блоки 17 и 18 соответственно.

Динамика работы устройства в режиме настройки и в раббчем режиме поясняется временными. диаграммами, изображенными на фиг. 3 и 4. На этих диаграммах штриховкой показано

55 время выполнения операций суммирования, умножения и считывания информации из запоминающих устройств.

В режиме настройки управляющим импульсом у8 заносятся значения коэффициентов d, с, q<„, 1- 1о,-q,, поступающие по входам 2-5 устройства соответственно в регистры 3, 4, 9, 8 и устанавливается в ноль счетчик 15. Импульсом у1, поступаювЂ” щим на счетный вход счетчика 15, формируется значение наблюдаемого сигнала Zn. и записывается значение коэффициента d в регистр 2. Полученный на выходе умножителя 13 результат вычитается на сумматоре 10. из величины с, поступающей на второй вход сумматора 10 с выхода регистра

4. Результат вычитания записывается в регистр 5 импульсом у2. Одновременно в регистр 1 записывается содержимое счетчика 15. Импульсом у3 осуществляется перезапись содержимого регистра 5 в регистр 2. На выходе умножителя 13 формируется величина х = Z (c-d /Zg/), которая заносится импульсами у4 по адресу Zvl в блок 16. Описанная процедура повторяется 2 раз, где и вЂ” разрядность и счетчика 15. В результате в блоке

16 записываются значения показателя х2 отношения правдоподобия (2) для всевозможных дискретных значений наблюдаемого сигнала Zq представленного и-разрядным двоичным кодом.

В рабочем режиме параллельный код наблюдаемого сигнала Zn заносится по входу 1 цифрового устройства в регистр 1 импульсом у5. С выхода регистра 1 код Z поступает на адресные шины блока 16, выбирая соответствующее ему значение переменной х . Параллельно выполняется прогнозирование апостериорной вероятности

Vg, для чего записанное в регистр 7 предыдущее значение. апостериорной вероятности Ч у умножается на умножителе 14 на коэффициент 1-л- -q

103 записанный в регистр 8, и суммируется на сумматоре 12 с коэффициентом

q хранимым в регистре 9. По адресу, численно равному результату прогноза Ч, из блока 18 выбирается значение функции х4, соответствующее рел зультату прогноза V . Переменная х . алгебраически суммируется на сумматоре 11 с переменной х2. Полученный результат х заносится в регистр 6 импульсом уб. По адресу, численно равному х, из блока 17 считывается значение апостериорной вероятности

1109889

Ч, которое записывается импульсом у7 в регистр 7. С помощью блока 19 сравнения, на один из входов которого запаян код, численно равный 0,5 осуществляется сравнение записанного в регистре 7 значения апостериорной вероятности с пороговым значением 0,5. При выполнении условия 4 0,5 на выходе блока формируется логическая единица, в противном случае вЂ” .логический ноль.

В предлагаемом устройстве по сравнению с. известным полностью исключены операции деления, требующие больших аппаратурных затрат при

S выполнении делителей в матричном ва"„канте и значительных затрат времени при выполнении делителей на основе сумматора и сдвигающего регистра.

Новая форма записи алгоритма позволила создать структуру устройства на основе блоков постоянной памяти без делителей.

1 1098$() 6ыиВ генерапкюа п икрвбыг импуласоб и1 Дебиблгние "Iб счеяв к 15, .грниеа.d" б регистр 2. бинвкение на умнопителе

6: d/z,, l. баииавие ни сучманюре

Ю: с-d/-.

У2 Запила с-Я2 /брегиенгр ж вса t б регистр 1.

УЗ Зрака C-Яг„)В регирнр

JFi3 уннепение нр уинакителе

0:це 4е- fz„/)х„

/ и За ига хе д ОО 5

Выл генератора пшкто |К имПУИСЦф