Цифровой синтезатор частоты

 

ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ по авт.св. Н 932623, отличающийся тем, что, с целью повышения быстродействия перестройки час ,тоты, введены последовательно соединенные триггер, первый элемент совпадения и второй элемент совпадения. выход которого соединен с входом обнуления второго делителя частоты с переменным коэффициентом деления и с первым входом триггера, при этом второй и третий входы первого элемента совпадения подключены соответственно к выходу датчика синхрониэма и к выходу счетчика, второй вход второго элемента совпадения соединен с выходом первого делителя частоты с переменньм коэффициентом деления, выход первого элемента совпадения соединен также с входом управления запоминанием фазового детектора,а второй вход триггера объединен с управляющим входом счетчика.

СОЮЗ СОВЕТСНИХ

OUtW

РЕСПУБЛИН (19) SU (1(>

3Ш Н 03 ? 7/08

1:

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ASTOPCHOIVAf СВИДЕТЕЛЬСТВУ

ДОСУДДРСТРЕННЫИ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 932623 (21) 3446031/18-09 (22) 28,05.82 (46) 23.08,84. Бюл. 9 31 (72) С.А. Беличенко, В.А. Ефимов и Н.Н. Шумский (53) 621.373.42 (088.8) (56) 1. Авторское свидетельство СССР

У 932623, кл. H 03 L 7/08, 15.10.80 (прототип). (54)(57) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ по авт.св. У 932623, о т л и ч а юшийся тем, что, с целью повышения быстродействия перестройки часФ, TpTbl введены последовательно соединенные триггер, первый элемент совпадения и второй элемент совпадения, 1 выход которого соединен с входом обнуления второго делителя частоты с переменным коэффициентом деления и с первым входом триггера, при этом второй и третий входы первого элемента совпадения подключены соответственно к выходу датчика синхронизма и к выходу счетчика, второй вход второго элемента совпадения соединен с выходом первого делителя частоты с переменным коэффициентом деления, выход первого элемента совпадения соединен также с входом управления запоминанием фазового детектора,а второй вход триггера объединен с управляющим входом счетчика.

1109912

Изобретение относится к ра. потех †" нике и может бьш ь использовано для генерации сетки частот в приемных и передающих устройствах в широком диапазоне частот.

По основному авт.св. Р 9 12623 из— вестен цифровой синтезатор частоты, содержащий последовательно соединенные опорный генератор, первый делитель частоты с переменным коэффициентом деления, фазовый детектор, управляемый генератор, второй делитель с переменным коэффициентом, выход которого подключен к другому входу фазового детектора, а также датчик кода частоты, между выходом первого делителя частоты с переменным коэффициентом деления и входом установки частоты второго делителя частоты с переменным коэффициентом деления последовательно соединенные датчик синхронизма, счетчик и преобразователь кода, другой вход которого подключен к одному из выходов датчика кода частоты, другой выход которого соединен с управляющим входом счетчика, выход которого соединен также с входом установки частоты первого делителя частоты с переменным коэффициентом деления, а другой вход датчика синхронизма подключен к выходу второго делителя частоты с переменным коэффициентом деления 1 .

Однако известный цифровой синтезатор частоты обладает низкой скоростью перестройки по диапазону частот, поскольку в первый момент установки нулевой ошибки по частоте не обеспечивается одновременно нулевая разность фаз между импульсами последовательностей на входах фазового детектора.

Цель изобретения — повышение бь1стродействия перестройки частоты.

Указанная цель достигается тем, что в цифровой синтезатор частоты,содержащий последовательно соединенные опорный генератор, первый делитель частоты с переменным коэффициентом деления, фазовый детектор, управляемьп генератор, второй целитель частоты с переменным коэффициентом деления, выход которого подключен к другому входу фазового детектора, 55 а также датчик кода частоты, между выходом первого делителя частоты с переменным коэффициентом деления и входом установки частоты второго I делителя частоты с переменным коэф1 фициентом деления последовате,.IL to coдиненные датчик синхронизма, счетчик и преобразователь кода, другой вход которого подключен к одному из выходов датчика кода частоты, другой выход которого соединен с управляющим входом счетчика, выход которого соединен также с входом установки частоты первого делителя частоты с переменным коэффициентом деления, а другой вход датчика синхронизма подключен к выходу второго делителя частоты с переменным коэффициентом деления, введены последова— тельно соеди»енные триггер, первый элемент совпадения и второй элемент совпадения, выход которого соединен с входом обнуления второго делителя частоты с переменным коэффициентом деления и с первым входом триггера, при этом второй и третий входы перво— го элемента совпадения подключены соответственно к выходу датчика синхронизма и к выходу счетчика, второй вход второго элемента совпадения соединен с выходом первого делителя частоты с переменным коэффициентом деления, выход первого элемента совпадения соединен также с входом управления запоминанием фазового детектора, а второй вход триггера объединен с управляющим входом счетчика.

На чертеже изображена структурная электрическая схема цифрового син— тезатора частоты.

Синтезатор содержит опорный генератор 1, первый делитель 2 частоты с переменным коэффициентом деления, фазовый детектор 3, управляемый гене-. ратор 4, второй делитель 5 частоты с переменным коэффициентом деления, датчик 6 кода частоты, датчик 7 синхронизма, счетчик 8, преобразователь 9 кода, триггер 10, трехвходовой элемент 11 совпадения и двухвходовой элемент 12 совпадения.

Синтезатор работает следующим образом.

В исходном состоянии на выходе триггера 10 и соответстг;нно на выходах трехвходового элемента 11 сов— падения и двухвходового элемента 12 совпадения — уровни логического нуля

При смене частоты от датчика 6 на вход преобразователя 9 поступает

1109912

Составитель Ю. Ковалев

Техред Л.Мартяшова Корректор М. Шароши

Редактор О. Юрковецкая

Заказ 6101/42

Тираж 862 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д . 4 /5

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4 код новой частоты управляемого гене— ратора 4 и одновременно с второго выхода датчика 6 на управляющий вход счетчика 8 и на установочный вход триггера 10 приходит импульс сброса, устанавливающий счетчик 8 в режим счета с максимальной ем. остью, равной и а на выходе триггера 10 устанавливается уровень логической единицы. Код с выхода счетчика 8 устанавливает минимальный коэффициент деления М „ первого делите|я 2 и через управляющий вход преобразователя 9 коэффициент деления второго делителя 5 равным Мв, Начинается процесс перестройки, и управляемый генератор 4 перестраивается до тех пор, пока на выходе датчика 7 синхронизма не установится уровень логической единицы, который уменьшает емкость счетчика 8 на единицу до (p — 1). Код на выходе счетчика 8 устанавливает коэффициент деления М „ „ первого делителя 2, а через преобразователь 9 — коэффициент деления второго делителя 5 равным N 1 и т.д. до тех пор, пока емкость счетчика 8 не станет равной нулю и счетный вход счетчика 8 при этом не закроется.

Коэффициенты M u N обеспео . о чивают постоянную в диапазоне частот управляемого генератора 4 частоту сравнения. Начинается процесс отра— ботки ошибки установки рабочей частоты. Управляемый генератор 4 перестраивается до тех пор, пока частоты сигналов на входах фазового детектора 3 и соответственно датчика

7 синхронизма не становятся равными. На выходе датчика 7 синхронизма устанавливается уровень логической единицы, причем точность измерения дЕв I- /М„датчика синхронизма высока, так как частота сравнения минимальна, а коэффициент деления

5 второго делителя 5 о максимале н.

На выходе трехвходового элемен та 11 совпадения устанавливается уровень логической единицы, и фазовый

10 детектор 3 переходит в режим эапыглнания, т.е. уровень его выходногЬ напряжения фиксируется и остается неизменным и главным уровню выходного напряжения в момент совпадения частот входных сигналов датчика 7 синхронизма. При появлении очередного импульса на выходе первого делителя. 2 на выходе двухвходового элемента 12 совпадения устанавливается уровень логической единицы. Второй делитель 5 и триггер 10 обнуляются, что обеспечивает улевой фазовый сдвиг между последующими импульсами на выходе первого 2 и второго 5 делителей, а также устанавливает схему в исходное состояние.

Поскольку частоты входных сигналов на входах фазового детектора 3 равны и фазовый сдвиг между ними

З0 нулевой, перерегулирования не возникает, цифровой синтезатор частоты переходит в установившийся режим и процесс перестройки частоты заканчивается.

35 Таким образом, использование предложенного цифрового синтезатора частоты позволяет устранить перерегулирование, возникающее в процессе перестройки, и тем самым повысить

40 быстродействие — время перестройки сократится на несколько периодов частоты сравнения.