Сумматор в системе остаточных классов

 

СУММАТОР В СИСТЕМЕ ОСТАТОЧ-: НЫХ КЛАССОВ, содержащий группу из П входных регистров ( пколичество рабочих С), -ичных разрядов) , входы которых являются входами слагаемых сумматора, блок коррекции результата, группу из п сумматоров рабочих разрядов , входы которых подключены к выходам соответствующих входных регистров группы, отличающийся тем, что, с целью повышения достоверности суммирований, он содержит входной регистр контрольных разрядов, регистр номеров контролируемых разрядов , сумматор контрольных разрядов, схему сравнения, дешифратор, первую изИ+1 и вторую из п-1 группы мультиплексоров , группу элементов И-НЕ,блок. обнаружения ошибки, блок выравнивания номера .контролируемого разряда и блок коррекции контрольного разряда, причем первьй и второй входы входного регистра контрольных разрядов являются входами контрольных разрядор слагаемых , а первый и второй выходы соединены с первым и вторым входами сумматора контрольных разрядов, выход которого соединен с первой группой информационных входов- (п+1)-го мультиплексора первой группы, первые группы информационных входов с первого по (л-1)-й мультиплексоров первой группы соединены соответственно с выходами сумм, сумм, увеличенных на единицу, переносов и возможных переносов с первого по (i.-l)-H сумматоров рабочих разрядов группы, первая группа информационных входов п-го мультиплексора первой группы соединена соответственно с выходами суммы и суммы, увеличенной на единицу , ц-го сумматора рабочих разрядов группы, первый и второй входы регисто S ра номеров контролируемых разрядов О) являются входами номеров контролируемых разрядов слагаемых суиматора , а первый и второй выходы соединены с соответствующими входами схемы сравнения, второй выход регистра номеров контролируемых разрядов яв ляется выходом номера контролируемого разряда сумматора и соединен с входом дешифратора, выходы которого соединены с первьми входами эле-, ментов И-НЕ группы, выходы которых соединены с управляющими входами мультиплексоров первой группы, первьй и второй выходы с первого по ()-й мультиплексоров первой группы соединены с информационными входами соответствуюпрпс мультиплексоров второй группы, выходы которых являются выходами результата сумматора, первый выход к-го и выход (И + 1)-го мультиплексоров первой группы являются соответственно выходом разряда результата и выходом контрольного разряда сумматора, третий и четвертый

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19У (И) (ц G 06 F 11/10

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOIVIV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП ИЙ (21) 3613498/24-24 (22) 30.06.83 (46) 30.08.84. Вюл. N - 32 (72) В.Г. Евстигнеев (71) Московский институт инженеров гражданской авиации (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

Ф 575649, кл. С 06 Р 1,1/08, 1977.

2. Авторское свидетельство СССР

¹ 478304, кл. С 06 F 7/38, 1975 (прототип). (54)(57) СУММАТОР В СИСТЕМЕ ОСТАТОЧ-.

НЫХ КЛАССОВ, содержащий группу из входных регистров (ч — количество рабочих Я, вЂ,ичных разрядов), входы которых являются входами слагаемых сумматора, блок коррекции результата, группу из и сумматоров рабочих разрядов, входы которых подключены к выходам соответствующих входных регистров группы, отличающийся тем, что, с целью повышения достоверности суммирования, он содержит входной регистр контрольных разрядов, регистр номеров контролируемых разрядов, сумматор контрольных разрядов, схему сравнения, дешифратор, первую из +1 и вторую из и-1 группы мультиплексоров, группу элементов И-НЕ,блок. обнаружения ошибки, блок выравнивания номера .контролируемого разряда и блок коррекции контрольного разряда, причем первый и второй входы входного регистра контрольных разрядов являются входами контрольных разрядор слагаемых, а первый и второй выходы соединены с первым и вторым входами сумматора контрольных разрядов, выход которого соединен с первой группой информационных входов. (n+1 )-го мультиплексора первой группы, первые группы информационных входов с первого по (n-1)-й мультиплексоров первой группы соединены соответствен- но с выходами сумм, сумм, увеличенных на единицу, переносов и возможных переносов с первого по (n-1)-й сумматоров рабочих разрядов группы, первая группа информационных входов

n-ro мультиплексора первой группы соединена соответственно с выходами суммы и суммы, увеличенной на единицу, n-ro сумматора рабочих разрядов группы, первый и второй входы регистра номеров контролируемых разрядов являются входами номеров контролируемых разрядов слагаемых сумматора, а первый и второй выходы соединены с соответствующими входами схемы сравнения, второй выход регистра номеров контролируемых разрядов яв>ляется выходом номера контролируемого разряда сумматора и соединен с входом дешифратора, выходы которого соединены с первыми входами эле-. ментов И-НЕ группы, выходы которых соединены с управляющими входами мультиплексоров первой группы, первый и второй выходы с первого по (n-1)-й мультиплексоров первой группы соединены с информационными входами соответствующих 1 -1 мультиплексоров второй группы, выходы которых являются выходами результата сумматора, первый выход 1i-ro и выход (И+1)-ro мультиплексоров первой группы являются соответственно выходом И.-го разряда результата и выходом контрольного разряда сумматора, третий и четвертый

111 выходы первых (n-1) мультиплексоров и второй выход p3-ro мультиплексора соединены с соответствующими входами . блока коррекции результата, выходы которого соединены с управляющими входами мультиплексоров второй группы, при этом блок выравнивания номера контролируемого разряда содержит ь групп элементов И, выходы которых соединены с входами элементов ИЛИ группы, выходы которых соединены с входами блока хранения констант вьг равнивания, первые входы элементов

И и групп соединены с первыми выходами соответствующих входных регистров группы, вторые входы элементов И и групп соединены с соответствующими выходами дешифратора, а третьи входы объединены и соединены с выходом схемы сравнения, выход блока хранения констант выравнивания соединен с третьим входом входного регистра контрольных разрядов, блок коррекции контрольного разряда содержит группу из 2а-1 элементов И, группу из и -2 элементов ИЛИ, элемент ИЛИ, элемент .НЕ, причем первый, второй и (+1)-й входы элемента ИЛИ подключены соответственно к выходам первого, второго и (2п-1)-ro элементов И группы, выходы Ф-ro и (3+1)-го элементов Й группы (1 = 3,5,...,2n-3) подключены соответственно к входам Г(д-1)/23-х элементов ИЛИ группы, выход элемента

ИЛИ непосредственно и через элемент

НЕ соединен соответственно с третьим и четвертым входами сумматора контрольных разрядов, первые входы

2 1-1 элементов И группы соединены с выходами переносов и возможных переносов соответствующих сумматоров

1170 рабочих разрядов, вторые входы

К-х и (К+1)-х элементов И группы (К=1,3,...,2h-3) попарно объединены: и подключены к соответствующим вы-, ходам дешифратора, второй вход (2n-1)го элемента И группы соединен с соответствующим выходом дешифратора, выходы элементов ИЛЙ группы соединены ,с третьими входами (E-I)-х элементов

И группы и с соответствующими входами элемента ИЛИ, блок обнаружения ошибки содержит и групп элементов И, группу элементов ИЛИ, блок хранения констант нулевизации, сумматор нулевизации, блок хранения поправок и сумматор поправок, при этом выходы и групп элементов И соединены с входами соответствующих элементов ИЛИ группы, выходы которых соединены с входами блока хранения констант нулевизации и первым. входом сумматора поправок, выход блока хранения констант нулевизации соединен с первым входом сумматора нулевизации, первый выход которого соединен с входом блока хранения поправок, выход которого соединен с вторым входом сумматора поправок, . группа выходов которого соединена с вторыми группами информационных вхо-, дов соответствующих мультиплексоров первой группы, а третий вход сумматора поправок и второй вход сумматора нулевизации объединены и подключены к выходу сумматора контрольных разрядов, выход сумматора нулевизации соединен с вторыми входами элементов

И-НЕ группы, первые и вторые входы элементов И и групп соединены соответственно с выходами сумм сумматоров. рабочих разрядов группы.!

Изобретение относится к области вычислительной техники и может быть использовано при разработке быстродействующих арифметических устройств современных цифровых вычислительных машин.

Известен сумматор ю-рядных к-ичных чисел, содержащий vn групп по и суммирующих блоков, коммутаторы, вход3 ные регистры, блоки обнаружения ошибок кратности и +1, индикаторы неисправности, блок разрешения обмена,. блок перебора сочетаний и соответствующие связи t11

Недостатком данного устройства является невысокое быстродействие, связанное с громоздкостью алгоритма обнаружения и исправления ошибок.

3 11111

Наиболее близким к предлагаемому является матричный сумматор, содержащий сумматоры групп разрядов суммируемых присел, выходы которых соединены соответственно с входами 5 матриц значений переносов между группами разрядов и матриц сумм групп разрядов, выходы которых подключены соответетвенно к первым входам схем И, выходы которых соединены 10 с входами выходных регистров групп разрядов сумматора, причем выходы регистров групп разрядов суммируемых чисел соединены с входами матриц значений сумм, увеличенных на единицу 15 разряда данной группы, и матриц признаков возможности переносов, выходы которых совместно с выходами матриц переносов подключены к входам управляющей матрицы, выходы которой связаны соответственно с вторыми входами схем И и вторыми входами дополнительных схем И, первые входы которых соединены соответственно с выходами матриц значений сумм, -увеличенных на единицу разряда группы, а выход - c соответствующими входами выходного .регис ра группы разрядов сумматор -1 °

Недостатком известного устройства 30 является низкая достоверность результата, связанная с отсутствием контроля за работой сумматора.

Цель изобретения — повышение достоверности суммирования. 35

Поставленная цель достигается тем, что в сумматор в системе остаточных классов, содержащий группу из входных регистров (†. количество рабочих с -ичных разрядов), входы 40 которых являются входами слагаемых .сумматора, блок коррекции результата, группу из и сумматоров рабочих раз, рядов, входы которых подключены к выходам соответствующих входных ре- 45 гистров группы, введены входной регистр контрольных разрядов, регистр номеров контролируемых разрядов, сумматор контрольных разрядов, схему сравнения, дешифратор, первую из 5р й+1 и вторую из и --1 группы мультиплексоров, группу элементов И-НЕ, блок обнаружения ошибки, блок выравнивания номера контролируемого разряда и блок коррекции контрольного .55 разряда, причем первый и второй входы входного регистра контрольных разрядов являются входами контрольных раз70 рядов слагаемых, а первый и, второй выходы соединены с первым и вторым входами сумматора контрольных разрядов, выход которого соединен с первой группой информационных входов (0+1)го мультиплексора первой группы, первые группы информационных входов с. первого по (О-1)-й мультиплексоров первой группы соединены соответственно с выходами сумм, сумм, увеличенных на единицу, переносов и возможных переносов с первого по (t\-1)-й сумматоров рабочих разрядов группы, первая группа информационных входов ài-го мультиплексора первой группы соединена соответственно с выходами суммы и суммы, увеличенной на единицу, tl-ro сумматора рабочих разрядов группы, первый и второй входы регистра номеров контролируемых разрядов являются входами номеров контролируемых разрядов слагаемых сумматора, а пер вый и второй выходы соединены с соответствующими входами схемы сравнения, второй выход регистра номеров контролируемых разрядов является выходом номера контролируемого разряда сумматора и соединен с входом дешифратора, выходы которого соединены с первыми входами элементов И-HE группы, выходы которых соединены с управляющими входами мультиплексоров первой группы, первый и второй, выходы с первого по (n-1)-й мультиплексоров первой группы соединены с информационными входами соответствующих о-1 мультиплексоров второй группы, выходы которых являются выходами результата сумматора, первый выход p -ro и выход (и+1)-го мультиплексоров первой группы являются соответственно выходом

ri-ro разряда результата и выходом контрольного разряда сумматора, третий и четвертый выходы первых h -1 мультиплексоров и второй выход h-го мультиплексора соединены с соответствующими входами блока коррекции результата, выходы которого соединены с управляющими входами мультиплексоров второй группы, при этом блок выравнивания номера контролируемого разряда содержит д групп элементов И, выходы которых соединены- с входами элементов ИЛИ группы, выходы которых соединены с входами блока хранения констант выравнивания, первые входы элементов И h групп соединены с первыми выходами соответствующих входных

1111170 регистров группы, вторые входы элементов И групп соединены с соответствующими выходами дешифратора, а третьи входы объединены и соединены с выходом схемы сравнения, выход бло- 5 ка хранения констант выравнивания соединены с третьим входом входного регистра контрольных разрядов, блок коррекции контрольного разряда содержит группу из 2п-1 элементов И, группу из -2 элементов ИЛИ, элемент

ИЛИ, элемент НЕ, причем первый, второй и (п + 1)-й входы элемента ИЛИ подключены соответственно к выходам первого, второго и (2n-1)-го элементов

И группы, выходы с -го и (0+1)-ro элементов И группы (Я = 3,5,...,2v)-3) подключены соответственно к входам

L(t-1)/2) -х элементов ИЛИ группы, выход элемента ИЛИ непосредственно и через элемент HE соединен соответственно с третьим и четвертым входами сумматора контрольных разрядов, первые входы 2(i-1 элементов И группы соединены с выходами переносов и возможных переносов соответствующих сумматоров рабочих разрядов, вторые входы <-х и (к+1)-х элементов И группы (К = 1,3,...,2n-3) попарно объединены и подключены к соответст- 30 вующим выходам дешифратора, второй вход (2n-1)-го элемента И группы соединен с соответствующим выходом дешифратора, выходы элементов ИЛИ группы соединены с третьими входами 35 (Р-1)-х элементов И группы и с соответствующими входами элемента ИЛИ, блок обнаружения ошибки содержит групп элементов И,. группу элементов

ИЛИ, блок хрансния констант нулеви40 зации,сумматор нулевизации, блок хранения поправок и сумматор поправок, при этом выходы и групп элементов И соединены с входами соответствующих элементов ИЛИ группы, выходы

45 которых соединены с входами блока хранения констант нулевизации и первым входом сумматора поправок, выход блока хранения констант нулевизации соединен с первым входом сумматора нулевизации, первый выход которого соединен с входом блока хранения поправок, выход которого соединен с вторым входом сумматора поправок, группа выходов которого соедине-5 на с вторыми группами информационных входов соответствующих мультиплексоров первой группы, а третий вход сумматора поправок и второй вход сумматора нулевизации объединены и подключены к выходу сумматора контрольных разрядов, выход сумматора нулевизации соединен с вторыми входами элементов И-НЕ группы, первые и вторые входы элементов И и групп соединены соответственно с выходами сумм сумматоров рабочих разрядов группы, На фиг.1 представлена схема сум.матора в системе остаточных классов; на фиг.2 — схема входного регистра контрольных разрядов, на фиг.3 схема группы элементов И-HE на фиг.4 — схема блока обнаружения ошибки;, на фиг.5 — схема блока выравнивания номера контролируемого разряда; на фиг.6 — схема блока коррекции контрольного разряда; на фиг.7-- схема блока коррекции результата; на фиг. 8,9 — схемы мультиплексоров; на фиг.10 и 11 — соответственно сумматор рабочих разрядов и сумматор нулевизации. !

На фиг. обозначены: группа 1 входных регистров (рабочих разрядов), входной регистр 2 контрольных разрядов, регистр 3 номеров контролируемых разрядов, группа 4 сумматоров рабочих разрядов, сумматор 5 контрольных разрядов, схема 6 сравнения, дешифратор 7, блок 8 выравнивания номера контролируемого разряда, блок 9 коррекции контрольного разряда, блок 10 обнаружения ошибки, первая 11 группа из 1+1 мультиплексоров, группа 12 элементов И-НЕ, блок 13 коррекции результата, вторая 14 группа из и -1 мультиплексоров, мультиплексор 15, группа 16 из и элементов И, группа

17 из o+1 элементов НЕ, узел 18 из групп элементов И группа 19 из и элементов ИЛИ, блок 20 хранения констант нулевизации, сумматор 21 нулевизации, блок 22 хранения поправок, сумматор 23 поправок, и групп 24 элементов И, группа 25 из и элементов

ИЛИ, блок 26 хранения констант выравнивания, группа 27 из 2п-1 элементов

И, группа 28 из И -2 элементов ИЛИ, элемент ИЛИ 29, элемент FIE 30, группа

31 из и-2 элементов И, группа 32 из -2 элементов ИЛИ, группа 33 из -1 элементов НЕ, первая 34, вторая 35, третья 36 и четвертая 37 группы элементов И, первый 38, второй 39, третиР

40 и четвертый 41 элементы И, первая

42 и вторая 43 группы элементов ИЛИ, 70 8 плексоров первой 11 группы. Выходы сумм и сумм, увеличенных на единицу, первых и-1 мультиплексоров первой группы 11 подключены соответственно к первым и вторым информационным вхоам соответствующих мультиплексоров торой 14 группы. Выходы переносов и озможных переносов первых и мульти плексоров первой 11 группы подключены к соответствующим входам блока 13 коррекции результата, выходы которого подключены к соответствующим управляющим входам мультиплексоров второй 14 группы, выходы которых являются выходами первых и-1 рабочих cj -ичных разрядов сумматора. Выходы сумм и-го и (0+1)-го мультиплексоров первой 11 группы являются выходами h-го рабочего g ичного разряда и контрольного

>,-ичного разряда сумматора.

В основу работы сумматора положено позиционно-остаточное представле-, ние исходных чисел в виде

111 11 и.

А Xa;q,"lie„„llew

Ь ih; » ll6„„ll где

Оаа; с„.-,.

0».Ф>»»» йс -» . а1 =(„ „.„, Ä), ©Н.» (+V+» > »Ч );1 ч

Я,= Р- fl Р

Чфс»

P - рабочие основания системы остаточных классов (СОК);

Р„,Р,» - контрольные основания СОК; б р„э>,>,о(ч»» э >», P>< — наименьшие неотрицательные, вычеты чисел ñ ;-и 5; по соответствующим основаниям СОК; (S=1,2,...,n; t 1,2,...,n) — номеф

>- -ичного разряда »1,.-ичного числа А или В, закодированного, кроме рабочих, еще и по контрольным основаниям СОК," . ll " операция сцепления.

Регистры 1 предназначены для хранения рабочих разрядов(-ичных чисел

А и В, представленных вычетами по рабочим основаниям СОК.

Регистр 2 (фиг.2) предназначен для хранения контрольных ф, -ичных

45 первый 44 и второй 45 элементы ИЛИ, первая 46 и вторая 47 группы элементов И, первый 48 и второй 49 элементы И, группа 50 элементов ИЛИ, элемент ИЛИ 51, группа 52 из 2v дешифра- 5 торов операндов, группа 53 из v матриц элементов И, группа 54 из 2Ч шифраторов, дешифратор 55 кода СОК, элемент ИЛИ-НЕ 56, элемент И 57, первый i58 и второй 59 сумматоры по модулю

4ва, группа 60 элементов И, группа

61 из двух элементов ИЛИ,первый 62, второй 63, третий 64, четвертый 65 дешифраторы операндов, первая 66 и вторая 67 матрицы элементов И, первый 15.

68 и второй 69 шифраторы, элемент

И-НЕ 70, элемент HE 71.

Входы регистров 1 - 3 являются входами устройства, выходы регистров группы 1 и регистра 2 подключены 20 к первым и вторым входам соответствующих с -ичных сумматоров 4 и > „— ичного сумматора 5. Выходы регистра

3 подключены к входам схемы сравнения

6, а второй выход - к входу дешифратора 7 и является выходом номера контролируемого разряда суммы сумматора. Каждый из С>, -ичных сумматоров

4, кроме h-го, имеет выходы суммы, суммы, увеличенной на единицу, пере- 30 носа и возможного переноса. Последний -й а -ичный сумматор 4 имеет только выходы суммы и переноса. Сумматор 5 имеет .выход суммы. Выходы сумматоров

4 и 5 подключены к первым информацион-з5 ным входам соответствующих мультиплексоров первой группы 11. Первая группа входов блока 8 подключена к первым выходам соответствующих входных регистров 1, управляющий вход 4п блока 8 йодключен к выходу схему сравнения 6, а выход — к третьему входу регистра 2. Первая группа входов блока 10 подключена к выходам сумм соответствующих сумматоров 4 и сумматора 5. Информационные входы вторых групп мультиплексоров первой .

11 группы. подключены к соответствующим выходам блока 10. Вторые группы входов блоков .8 — 10 и первые, О.. входы элементов -HE группы 12 соответственно объединены и подключены . к соответствующим выходам дешифратора 7. Вторые входы элементов И-НЕ группы 12 объедйнены и подключены к у управляющему выходу блока 10 ° Выходы блока 12 подключены к соответствующим управляющим входам мульти1111170

1 О разрядов чисел А и В, представленных по контрольным основаниям СОК, и состоит из двух подрегистров 2.1 с двумя информационными входами (первый операнд) и 2.2 с одним информационным входом (второй операнд).

Регистр 3 предназначен для хранения в двоиЧном коде номеров тех ф-ичных разрядов А и В, которые закодированы по контрольным основаниям 10 СОК.

Каждый из сумматоров 4 (фиг.10) работает по модулю и формирует суммы соответствующих п,-ичных разрядов чисел А и В, суммы, увеличенные на единицу, сигналы переносов и сигналы возможных переносов. Сумматоры 58 и

59 работают по первому основанию кода СОК, которое обычно выбирается четным (в данном случае Р1 = 2), сум- 20 матор 59 формирует (А+В)р„, а сумматор 58 (А+В-q) „ . Первый результат используется, если сигнал переноса

П = О, второй — при П = 1. Сигнал переноса П формируется в том случае, 25 если результат суммирования (А+В) kg

Сигнал возможного переноса ВП формируется, если результат суммирования (А+В) =q, — 1.

Сумматор нулевизации 20 (фиг.11) выполняет по контрольным основаниям

Р„„ и Р„, операцию вычитан я из результата суммирования (А+ВУР„„„, Pv, константы нулевизации, переводящей результат суммирования чисел (А+В), по основаниям рабочего диапазона

Р1,Р,...,Р в нули. Нулевые значения вычетов по основаниям Р и В + поступают на элемент И-НЕ 70, сигнал с выхода которого является управляющим выходом сумматора нулевизации

20 и свидетельствует о том. что результат суммирования правильный и его корректировать не надо. С выходов шифраторов 68 и 69 снимается результат нулевизации по основаниям + -й

S-й и t-й -ичные разряды чисел

А и В в совокупности с контрольными (1+1)-ми разрядами можно представить 50 как числа СОК, а именно

Аз=& „i<)i.

Ь (Ъ,, )Ьр ..., > + +

При сложении чисел А и В (при

3 =t? по рабочим основаниям может возникнуть переполнение через .Это свидетельство появления сигнала переноса в старший -ичный разряд, а в

S-ì (+-ì) Q -ичном разряде суммы останется результат по модулю

Совокупность вычетов (з = "., gv< =

СОК является неправильным. Для того, чтобы вернуть число в диапазоне

ГО,g-1l из него надо вычесть константу о

, -ичный сумматор 5 контрольных разрядов (фиг.2) состоит из сумма(TopB 5.1, выполненного как совокупность из двух модульных сумматоров по основаниям Р „„ и Р, (аналогично сумматору нулевизации, фиг.11, без элемента И-HF. 70), и сумматора 5.2, выполненного как совокупность из двух модульных сумматоров по основаниям Р, и Р„,аналогично сумматору нулевизации, фиг.11, без элемента

И-НЕ 70). Сумматор 5.1 вычисляет (А+В)Р+,, Р„,, а сумматор 5.2 (А+В- )Рм Р 2 С помощью мультиплексора 15 один из результатов суммирования передается на выход этого сумматора. Управление выдачей того или иного результата с сумматора 5 обеспечивается по первому и второму управляющим входам мультиплексора l5, являющимся соответствующими управляющими входами сумматора 5. Схема сравнения 6 предназначена для поразрядного сравнения значений 8 и сигнал на ее выходе появляется, если З р1.

Дешифратор 7 преобразует двоичный код, поступающий с регистра 3, в унитарный з -разрядный код.

Блок 10 (фиг.4) предназначен для. проверки содержимого одного из 9,-ичных сумматоров группы 4 и содержимого

,-ичного сумматора 5, рассматриваемых как единое слово СОК на правильность или неправильность. Узел из и групп элементов И 18 и группа из и элементов ИЛИ 19 представляют собой входной коммутатор, с помощью которого к блоку хранения констант нулевизации 20 подключается выход сумм одного из о -ичных сумматоров 4.

Блок 10 работает следующим образом. !

Через первую группу входов на первые

11 1111 входы групп э.пементов И узла 18 поступают значения сумм с выходов с ичных сумматоров 4. По одному из входов второй группы приходит сигнал с дешифратора 7, который по вторым входам открывает cooTBBTcTBQ}otlpfp элементы И одной из групп узла 18.

Сигналы, представляющие остатки одного из q, -ичных разрядов суммы по ра бочим основаниям СОК, через элементы 10

ИЛИ группы 19 поступают в виде адреса на блок хранения констант нулевизации 20, с выходов которого считывается константа, равная значению данного С1 -ичного разряда суммы, 15 представленному по контрольным основаниям Р и Р„, СОК, которая поступает на вторую группу входов сумматора нулевизации 21 (вычитаемое), настроенного на выполнение операции вычитания. На первую группу входов сумматора нулевизации 21 поступает значение суммы с выхода,-ичного сумматора (уменьшаемое). С выходов сумматора нулевизации разность в виде25 адреса подается на группу входов ,блока хранения поправок 22. Если контролируемое 2-х разрядное о, -ичное число было правильным (с,точки зрения СОК), то значение поправки равно нулю. Если же в исходном числе

IIO HO H3 1i O II HJIH KOHTPOJII HblX оснований СОК была ошибка, то блок

22 формирует на выходе поправку, величина и место которой однозначно

35 определены значением остатков по контрольным основаниям на выходе сумматора 21. Сформированная поправка в виде числа о рабочим Р„,Р,...,Р„ и контродьным Р и Р основаниям 40

СОК поступает на третью группу входов сумматора поправок 23 (как вычитаемое), На первую и вторую группы входов сумматора поправок 23 поступает контролируемое число (как уменьшаемое).

На выходе сумматора образуется скорректированный результат суммы IIo рабочим основаниям (сумма, сумма, увеличенная на единицу, перенос и возможный перенос) и. по конгролъным основаниям (сумма) в виде А +Вз-p..

С первого выхода сумматора иулевизации 21 снимается управляющий сигнал.

Блок 8 выравнивания номера контро-. лируемого разряда (фиг.S) состоит 55 из групп .элементов И 24, группы .из элементОв ИЛИ 25, выполняющих функции коммутатора и подключающих

170 12 на вход блока хранения констант выравнивания 26 t -й -ичный разряд числа А для кодирования его по контрольным основаниям Р „, и Рц СОК и записи его в регистр 2 по третьему входу вместо находящегося там контрольного кода S-го - -ичного разряда.

Необходимость операции выравнивания возникает в том случае, если на вход сумматора поступают исходные с -ичные числа, у которых Я », что выявляется схемой сравнения (вернее несравнения) б.

Блок 9 коррекции контрольного разряда (фиг.б) обеспечивает выдачу на первый и второй управляющие входы сумматора 5 управляющих сигналов: первого. — с выхода элемента НЕ 30 и второго — с выхода элемента ИЛИ 29 °

Обозначим: У» — функция, которая разрешает выдачу управляющих сигналов при возникновении сигнала переноса из.+-го с(-ичного разряда; П вЂ” сигнал переноса из 1.-го с -ичного разряда; ВП - — сигнал возможного переноса из», -го о -ичного разряда.

Значение функции Х; при принятых обозначениях имеет вид (4)

Формирование функции ; выполняется с помощью элементов И группы 27 и вто рого элемента ИЛИ 28.

Блок 13 (фиг.?) на основе анализа сигналов П и ВП вырабатывает выходные функции, обеспечивающие подачу на выход сумматора через мультиплексоры 14 сумм (Е) либо сумм, увеличенных на единицу (Е+1).

Мультиплексоры с первого по (4-1)-й первой группы 11 (фиг.8) передают на выход результат, с сумматоров 4, либо с выхода блока 10 и работают по управляющим сигналам с группы элемен-тов И"НЕ 12 (фиг.3), обеспечивающих выборку S -го и (rt+1)-го мультиплексора для подключения его к выходу блока

10.

Мультиплексор группы 11 ° vl(фиг.9) передает на выход сигналы сумм и переносов.

Мультиплексор 11.Ь+1 по структуре аналогичен мультиплексору 15 сумматора $ и передает на выход значения

13

11111

РМ суммы по контрольным разрядам и Рч .ц в

Иультиплексоры второй 14 группы по структуре аналогичны мультиплексору 11. (фиг. 9) .

5 Сумматор работает следующим образом.

Числа, подлежащие суммированию, представленные в позиционно-остаточном коде (1), заносятся поразрядно 10 в соответствующие регистры 1 — 3, с выходов которых поступают на соответствующие первые и вторые входы сумматоров 4 и 5, где происходит образование поразрядных (g-ичных и ф-ичных) сумм, сумм, увеличенных на единицу, переносов и возможных переносов. Сигнал переноса формируется, когда результат в некотором q-ичном

l сумматоре > о,, а сигнал переноса, 20 когда результат равен -1. Одновре-, менно в схеме сравнения 6 производится сравнение величин S и . Если

8 =k, то сигнал на ее выходе равен

О, если S Ф 1;, то 1. Одновременно 25 дешифратор 7 преобразует двоичный код (в данном случае можно и S ) в код 1, из, который поступает на входы блоков 8 — 10 и 12.

Если S = t, то блок 8 участия в работе не принимает. Если в Ь -м (t-м) с -ичном разряде сформированы сигналы переноса или возможног0 переноса, блок 9 в соответствии с (4) формирует сигналы, поступающие

35 на первый и второй управляющие входы сумматора 5, Блок 10 выбирает

5-й (t-й) с -ичный разряд суммы и в совокупности с выходом g ичного сумматора 5 рассматривает его как слово вида 3 СОК. Возникшая по любому из оснований СОК ошибка блоком 10 обнаруживается, а правильное число по всем основаниям COK выдается на выходе блока 10, поступает на соот- 45 ветствующие мультиплексоры группы 11 и на входы блока 13 и мультиплексоров

14, с выходов которых — на выход.

Если ь Ф Ф, то блок 8 производит перекодировку t. Го q ичного разряда50 числа А по контрольным основаниям

СОК Р„,, и Р„ и засылает результат перекодировкй по третьей группе вхо70 14 дов в регистр 2, заменяя в последнем (1+1)-й разряд исходного числа А.

После такой процедуры числа А и В содержат одинаковые (8 =+ ) -ичные разряды, связанные с контролем, и их суммирование производится по только что изложенному алгоритму.

Если предположить, что во входном потоке суммируемых чисел номера 3 и

-1.- распределены по некоторому случайному закону, что вероятность того, что на вход сумматсра поступают исход ные числа, у которых S = t, составляет (1/e) . Учитывая возможности блока 8, можно сделать вывод о том, что в среднем за у тактов работы сумматора каждый из его разрядов будет охвачен контролем.

Эффективность предложенного устройства может быть определена следующим °

Неизбыточное -ичное число А содержит разрядов. Предложенный метод избыточного кодирования вносит в исходное число избыточность, определяемую как. М/ Прн реальных значениях q, 2З и y = 4 неизбыточная разрядность числа % = 32 двоичных разряда, а аФ 10. Это составляет порядка ЗОХ.

Регистры 3, схему сравнения 6, дешифратор 7 в целях повышения их надежности до уровня всего сумматора можно выполнить, например, дублированными, либо с применением других технических решений.

Никакие из известных арифметических избыточных кодов не могут обеспечить такой малой избыточности при одинаковых с предложенным кодированием корректирующих возможностях.

Если же применять дублирование или троирование, то избыточность аппаратуры составит соответственно 2503507..

Таким образом, предложенный сумматор прн аппаратурной избыточности порядка ЗОЖ обеспечивает обнаружение и исправление всех одиночных ошибок (однобитовых), а также таких групп ошибок, длина котрых 1о82Рш для

1 m&V+2.

1111170

11111 70

Nua. Р 8

1 1 1 1 l 70

1111170

) )1 1170

Тл

° 4 °

° °

4 ° °

° °

Фиа7

Филд

1! Il70.

1I11)70

l ) 11 I 70

Составитель И. Хазова

Редактор О. Колесникова Техред М .Кузьма Корректор М. Шароши

Заказ 6312/40 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

li3035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4