Устройство согласования уровней напряжения

 

УСТРОЙСТВО СОГЛАСОВАНИЯ УРОВНЕЙ НАПРЯЖЕНИЯ, содержащее первый р -канальный и первый п-канальный транзисторы, затворы которых соединены с входной шиной и затвором второго 11 -канального транзистора , истоки - соответственно с шиной питания и общей шиной, а. стоки - с истоком второго р -канального транзистора и затвором третьего h -канального транзистора, сток которого соединен с шиной питания , а. исток - с затвором второго р -канального транзистора, со стоками третьего р -канального и второго П -канального транзисторов и с затворами четвертых р -канального и И -канального транзисторов, стоки которых соединены с выходной шиной и затвором третьего р -канального тг1нзистора, а истоки соответств . то с шиной питания и общей шино которая соединена с истоком BTi. рого И -канального транзистора и стоком второго р-канального транзистора, подложки р -канальных транзисторов соединены с шиной питания, подложки Ц -канальных транзисторов соединены с общей (/) шиной, а третьего П -канального транзистора - с его истоком, о тличающееся тем, что, с целью повьпаения быстродействия устройства, исток третьего р -канального транзистора соединен с затвором третьего tl -канального транзистора.

СОЮЗ СОВЕТСНИХ

»»»

PECOYSЛИН (19} (И}

g 1} Н 03 К 19/094

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A8TOPCHOIVIV СВИДЕТЕЛЬСТВУ (21) 3591890/18-21 (22) 18.05.83 (46) 07.09.84. Вюл.. У 33 (72) В.П. Недошопа (53) 621. 375. 083 (088 ° 8) (56) 1; Авторское свидетельство СССР

У 790330, кл. Н 03 К 19/02, 1980.

2. Патент США Р 4258272, кл. Н 03 К 19/08, 1979 (прототип). (54)(57) УСТРОЙСТВО СОГЛАСОВАНИЯ

УРОВНЕЙ НАПРЯЖЕНИЯ, содержащее первый р -канальный и первый и -канальный транзисторы, затворы которых соединены с входной шиной и затвором второго }1 -канального транзистора, истоки — соответственно с шиной питания и общей шиной, а стоки — с истоком второго P ----канального транзистора и затвором третьего и -канального транзистора, сток которого соединен с шиной питания, а исток — с затвором второго Р -канального транзистора, со стоками третьего р --канального и второго (} -канального транзисторов и с затворами четвертых р --канального и }1 -канального транзисторов, стоки которых соединены с выходной шиной и затвором третьего P -канального тгчнэистора, а истоки— соответств но с шиной питания и общей шино которая соединена с истоком вто рого П -канального транзистора и стоком второго р -канального транзистора, подложки Р -канальных транзисторов соединены с шиной питания, подложки 11 -канальных транзисторов соединены с общей шиной, а третьего (1 -канального транзистора — с его истоком, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, исток третьего Р -канального транзистора соединен с затвором третьего tl -канального транзистора.

112565 2

f5

Недостатками этого преобразователя являются использование большого количества транзисторов и наличие шин двух источникон питания.

Наиболее близким к предлагаемому

20 по технической сущности является устройство согласования уровней напряжения на MJgI транзисторах, содержащее первый Р -канальный и первый

-канальный транзисторы, затворы

25 которых соединены с входной шиной и затвором второго 11 -канального транзистора, истоки — соответственно с шиной питания и общей шиной, а стоки — с истоком второго р -канального транзистора и затвором третьего П -канального транзистора, сток которого соединен с шиной питания, а исток с затвором второго р-канального транзистора, со стока- 35 ми третьего р -канального и второго р-канального транзисторов и с затворами четвертых р -канального и

11-канального транзисторов, стоки которых соединены с выходной шиной, 40 а истоки — соответственно с шиной питания и общей шиной, которая соединена с истоком второго и -канального транзистора и стоком второго

Г -канального транзистора, исток 45 третьего P — канального транзистора соединен с шиной питания, подложки

Р-канальных транзисторов соединены с шиной питания, подложки и -канальных транзисторов соединены с общей шиной, а третьего Ь -канального транзистора — с его истоком f2), Недостатком известного устройства согласования уровней напряжения на ИЛП транзисторах является низкое 55 быстродействие.

Цель изобретения — повышение быстродействия устройства.

1 1

Изобретение относится к импульсной технике и может быть использовано при создании интегральных схем (на 1ЩП транзисторах).

Известен преобразователь уровней напряжения на дополняющих ЦЦП транзисторах, содержащий двухтактный инвертор на двух транзисторах, двухтактный повторитель на двух транзисторах, дна форсирующих Р -канальных транзистора, дна двухнходовых элемента ИЛИ с задержкой по первому входу, входную шину, прямую и инверсную выходные шины P).

Поставленная цель достигается тем, что в устройстве согласования уровней напряжения, содержащем первый Р -канальный и первый П -канальный транзисторы, затворы которых соединены с входной шиной и затвором второго fl -канального транзистора, истоки — соответственно с шиной питания и общей шиной, а стоки — с истоком второго Р -канального транзистора и затвором третьего 1l -канального транзистора, сток которого соединен с шиной питания, а исток— с затвором второго Р -канального транзистора, со стоками третьего р -канального и второго И -канального транзисторов и с затворами четвертых -канального и fl -канального транзисторов, стоки которых соединены с выходной шиной и затврром третьего

j)-канального транзистора, а истоки соответственно с шиной питания и обшей шиной, которая соединена с истоком второго П -канального транзистора и стоком второго р -канального транзистора, подложки Р --канальных транзисторов соединены с шиной питания, подложки 1l -канальных транзисторов соединены с общей шиной, а третьего Il -канального транзистора — с его истоком, исток третьего Р -канального транзистора соединен с затвором третьего Yl -канального транзистора.

На чертеже предстанлена электрическая принципиальная схема устройства согласования уровней напряжения на МДП транзисторах.

Устройство согласования уровней напряжения, содержит первый 0 -канальный 1 и первый 11 -канальный 2 транзисторы, затворы которых соединены с входной шиной 3 и затвором второго 11 -канального транзистора 4, истоки — соответственно с шиной 5 питания и общей шиной 6, а стоки — с истоком второго D -ка-! нального транзистора 7 и затвором третьего 1 -канального транзистора

8, сток которого соединен с шиной

5 питания, а исток — с затвором второго Р -канального транзистора

7, со стоками третьего р -канального и второго и -канального транзисторов 9 и 4, с затворами четвертых Р -канального и fl -канального транзисторов 10 и 11, стоки которых соединены с выходя< и ши.:ой

11!25 вия .

Составитель А. Янов

Редактор Н. Бобкова Техред А,Бабинец

Корректор В. Бутяга, Заказ 6468/44 Тираж 861 Подттисное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Г1осква, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

12 и затвором третьего р -канального транзистора 9, а истоки — соответственно с шиной 5 питания и общей шиной 6, которая соединена с истоком второго т! -канального 5 транзистора 4 и стоком второго

Р-канального транзистора 7, подложки -канальных транзистор ов 1, 7, 9 и 10 соединены с шиной 5 питания, подложки первого 2, второго 4 и чет- !О вертого 11 т! -канальных транзисторов соединены с общей шиной 6, а третьего тт -канального транзистора 8 — с его истоком, исток третьего $ --канального транзистора 9 сое- 15 динен с затвором третьего П -канального транзистора 8.

Устройство работает следующттм образом.

В исходном состоянии напряжение 2тт на входной шике 3 соответствует логическому О", при этом транзистор 1 открыт, а транзисторы 2 и 4 закрыты, логическая "1" поступает на затвор транзистора 8. Пока напряжение на затворе транзистора 8 превышает напряжение на его истоке, транзистор 8 открыт и на его истоке устанавливается логическая "1", ко.торая удерживает транзистор 7 в зак- ЗО рытом состоянии и поступает на затворы транзисторов 10 и 11. На стоках транзисторов 10 и 11 устанавливается логический О, который открывает транзистор 9 и этим поддерживается логическая "1", на затворах транзисторов 1О и 11.

При измеHeHHH напряжения на вход11 I l ной шине 3 с логического О, на логическую 1 транзистор 1 закры- 40 вается, а транзисторы 2 и 4 открываются. На их стоках устанавливается логический "О, который удерживает транзистор 8 в закрытом состоянии и закрывает транзистор 9

45 по истоку, при этом устанавливается

65 4 логический "0" на затворе транзистора 7, который открывается и поддер— живает этот уровень на стоках транзисторов 1 и 2, логический "О" поступает на затворы транзисторов 1О и 11, на стоках которых устанавливается логическая "1", закрь1вающая транзистор 9 еще и по затвору.

Управление транзистором .9 по истоку сигналом со стоков транзисторов 1 и 2 приводит к значительному сокращению времени закрывания транзистора 9 и установки логического

"О" на затворах транзисторов 10 и

11, что увеличивает быстродействие всего устройства при переключении иэ состояния логического ".О" в логическую "1".

Изменение входного сигнала на шине 3 с логической "1" на логический "О" открывает транзистор 1 и закрывает транзисторы 2 и 4. На стоках транзисторов 1 и 2 устанавливается логическая "1", которая открывает транзистор 8 подается на сток транзистора 9. Через открытый транзистор 8 подается начальное смещение, которое закрывает транзистор

7, переключает транзисторы 10 и

11. При этом откр !вается транзистор

9 с повышенной крутизной, что форсирует установление логической "1" на затворах транзисторов 10 и 11 и закрывает транзистор 8.

Дополнительное увеличение крутизны транзистора 9 позволяет форсировать время установления логической

"1" на затворах транзисторов 10 и

11 и тем повысить быстродействие устройства при переключении из состояния логической "1" в логический

"О"

Технико-экономический эффект в предлагаемом устройстве заключается в увеличении его быстродейст

Устройство согласования уровней напряжения Устройство согласования уровней напряжения Устройство согласования уровней напряжения 

 

Похожие патенты:

Изобретение относится к электронике и предназначено для использования в логических устройствах на комплементарных МДП транзисторах, его задачей является упрощение логического элемента, решаемой за счет изменения связей истоков первого n-МДП и второго p-МДП транзисторов 3 и 2, позволившего использовать общие p-канальный и n-канальный МДП ключи 5 и 6 для формирования логических состояний функции F по обоим выходам 10 ДИЗЪЮНКЦИЯ F с t (F+t) и 12 ЗАПРЕТ F по t (F)

Изобретение относится к цифровой вычислительной технике и может использоваться в МДП больщих интегральных схемах устройств каскадной логики

Изобретение относится к устройству включения более высоких напряжений на полупроводниковой интегральной схеме с первой последовательной схемой из первого p-канального и первого n-канального транзистора, которая включена между выводом для первого высокого и выводом для первого низкого потенциала, с второй последовательной схемой из второго p-канального и второго n-канального транзистора, которая включена между выводом для первого высокого потенциала и первым входным выводом, причем точка соединения обоих транзисторов первой последовательной схемы соединена с выводом затвора второго p-канального транзистора и образует вывод для выходного сигнала, причем точка соединения транзисторов второй последовательной схемы соединена с выводом затвора первого p-канального транзистора, и причем вывод затвора второго n-канального транзистора образует второй входной вывод

Изобретение относится к области вычислительной техники и может быть использовано в сверхбольших интегральных схемах в качестве элементной базы устройств каскадной логики и конвейерной обработки данных, в частности при реализации арифметических и логических устройств

Изобретение относится к цифровой вычислительной технике и может быть использовано в МДП интегральных схемах в качестве устройства логической обработки многоразрядных двоичных данных

Изобретение относится к вычислительной технике и может быть использовано в МДП интегральных схемах при реализации арифметических и логических каскадных устройств

Изобретение относится к цифровой вычислительной технике и может быть использовано в КМДП интегральных схемах в качестве устройства логической обработки многоразрядных двоичных данных

Изобретение относится к области аналого-цифровой микроэлектроники и может быть использовано в прецизионных измерительных устройствах СВЧ диапазона

Изобретение относится к вычислительной технике
Наверх